[發明專利]基于分數輸入和輸出相位而操作的數字鎖相環

有效

• 申請號: 201210266806.6
• 申請日: 2009-01-12
• 公開（公告）號: CN102843128A
• 公開（公告）日: 2012-12-26
• 發明（設計）人: 加里·約翰·巴蘭坦;孫博
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H03L7/085
• 分類號: H03L7/085;H03L7/087
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 劉國偉

分案申請的相關信息

本案是分案申請。該分案的母案是申請日為2009年1月12日、申請號為200880118247.6、發明名稱為“基于分數輸入和輸出相位而操作的數字鎖相環”的發明專利申請案。

技術領域

本發明大體上涉及電子元件，且更具體來說，涉及數字鎖相環。

背景技術

鎖相環(PLL)為許多電子電路的整體部分且在通信電路中尤其重要。舉例來說，數字電路使用時鐘信號來觸發同步電路(例如，觸發器)。發射器和接收器將本地振蕩器(LO)信號分別用于上變頻轉換和下變頻轉換。用于無線通信系統的無線裝置(例如，蜂窩式電話)通常將時鐘信號用于數字電路且將LO信號用于發射器和接收器。用振蕩器來產生時鐘信號和LO信號，且通常用PLL來控制時鐘信號和LO信號的頻率。

PLL通常包括用以調整來自振蕩器的振蕩器信號的頻率和/或相位的各種電路塊。這些電路塊可能會消耗相對大量的功率，此對于例如蜂窩式電話的便攜式裝置來說可能為不合意的。因此，此項技術中需要在不犧牲性能的情況下減少PLL的功率消耗的技術。

發明內容

本文中描述具有良好性能和較低功率消耗的數字PLL(DPLL)。DPLL為具有以數字方式實施的電路塊而非具有模擬電路的PLL。數字實施可提供一些優點，例如較低的成本、較小的電路面積等。

在一個方面中，DPLL可基于輸入和輸出相位的分數部分來操作。DPLL可累加可包括調制信號的至少一個輸入信號以獲得輸入相位。DPLL可(例如)使用時間/數字轉換器(TDC)基于來自振蕩器的振蕩器信號與參考信號之間的相位差來確定輸出相位的分數部分。DPLL接著可基于所述輸入相位的分數部分和所述輸出相位的分數部分來確定相位誤差。分數部分可具有所述振蕩器信號的一個周期的范圍。在一種設計中，DPLL可確定所述輸出相位的分數部分與所述輸入相位的分數部分之間的相位差。DPLL接著可將預定值(例如，一個振蕩器周期)添加到所述相位差或從所述相位差減去所述預定值(如果需要)，以使得所得相位誤差在預定范圍內(例如，負的二分之一個振蕩器周期到正的二分之一個振蕩器周期)。DPLL可基于所述相位誤差而產生用于所述振蕩器的控制信號。

在另一方面中，DPLL可包括合成累加器(synthesized?accumulator)和TDC。所述合成累加器可通過追蹤振蕩器信號的周期的數目來確定粗略輸出相位。可基于具有比所述振蕩器信號的頻率低的頻率的參考信號來更新所述合成累加器。所述TDC可基于所述振蕩器信號與所述參考信號之間的相位差來確定精細輸出相位。DPLL可基于所述粗略輸出相位、所述精細輸出相位和所述輸入相位來產生用于振蕩器的控制信號。

以下更詳細地描述本發明的各個方面和特征。

附圖說明

圖1展示DPLL的框圖。

圖2展示TDC的輸出對輸入的圖表。

圖3展示基于分數輸入和輸出相位而操作的DPLL的框圖。

圖4展示合成累加器的操作。

圖5展示具有合成累加器的DPLL的框圖。

圖6展示具有合成累加器的相位檢測器的框圖。

圖7展示TDC的示意圖。

圖8展示具有合成累加器的另一DPLL的框圖。

圖9展示通信裝置的框圖。

圖10展示用于控制振蕩器的過程。

圖11展示用于控制振蕩器的另一過程。

具體實施方式

圖1展示DPLL?100的設計的框圖。在DPLL?100內，求和器110接收調制信號M(t)并對其求和，所述調制信號M(t)對于用于通信的頻道的中心頻率來說具有靜態值。輸入累加器112累加求和器110的輸出并提供輸入相位P(t)。所述累加本質上將頻率轉換成相位。通過參考信號觸發輸入累加器112，所述參考信號可具有固定頻率f_ref。還用所述參考信號來更新DPLL?100內的各種電路塊和信號，且t為所述參考信號的索引。