[發(fā)明專利]多柵極場(chǎng)效晶體管及其制作工藝

在審

• 申請(qǐng)?zhí)枺?/td>: 201210260669.5
• 申請(qǐng)日: 2012-07-25
• 公開（公告）號(hào): CN103579335A
• 公開（公告）日: 2014-02-12
• 發(fā)明（設(shè)計(jì)）人: 傅思逸;劉恩銓;楊智偉;陳映璁;蔡世鴻
• 申請(qǐng)（專利權(quán)）人: 聯(lián)華電子股份有限公司
• 主分類號(hào): H01L29/78
• 分類號(hào): H01L29/78;H01L29/06;H01L21/336
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 陳小雯

技術(shù)領(lǐng)域

本發(fā)明涉及一種多柵極場(chǎng)效晶體管及其制作工藝，且特別是涉及一種形成襯墊層于部分鰭狀結(jié)構(gòu)的側(cè)壁，再將未被襯墊層覆蓋的鰭狀結(jié)構(gòu)及各鰭狀結(jié)構(gòu)之間的基底氧化的多柵極場(chǎng)效晶體管及其制作工藝。

背景技術(shù)

隨著半導(dǎo)體元件尺寸的縮小，維持小尺寸半導(dǎo)體元件的效能是目前業(yè)界的主要目標(biāo)。為了提高半導(dǎo)體元件的效能，目前已逐漸發(fā)展出各種多柵極場(chǎng)效晶體管元件（multi-gate?MOSFET）。多柵極場(chǎng)效晶體管元件包含以下幾項(xiàng)優(yōu)點(diǎn)。首先，多柵極場(chǎng)效晶體管元件的制作工藝能與傳統(tǒng)的邏輯元件制作工藝整合，因此具有相當(dāng)?shù)闹谱鞴に囅嗳菪裕黄浯危捎诹Ⅲw結(jié)構(gòu)增加了柵極與基底的接觸面積，因此可增加?xùn)艠O對(duì)于通道區(qū)域電荷的控制，從而降低小尺寸元件帶來(lái)的漏極引發(fā)的能帶降低(Drain?Induced?Barrier?Lowering，DIBL)效應(yīng)以及短通道效應(yīng)(short?channel?effect)；此外，由于同樣長(zhǎng)度的柵極具有更大的通道寬度，因此也可增加源極與漏極間的電流量。

在目前半導(dǎo)體制作工藝中，一般采用區(qū)域氧化法(localized?oxidation?isolation,LOCOS)或是淺溝隔離(shallow?trench?isolation,STI)方法來(lái)進(jìn)行元件之間的隔離，以避免元件間相互干擾而產(chǎn)生短路現(xiàn)象。隨著半導(dǎo)體芯片的設(shè)計(jì)與制造線寬變得越來(lái)越細(xì)時(shí)，LOCOS制作工藝中所產(chǎn)生的凹坑(pits)、晶體缺陷(crystal?defect)以及鳥喙(bird’s?beak)長(zhǎng)度過(guò)長(zhǎng)等缺點(diǎn)，便將大幅地影響半導(dǎo)體芯片的特性，且LOCOS方法所產(chǎn)生的場(chǎng)氧化層占據(jù)較大的體積而會(huì)影響整個(gè)半導(dǎo)體芯片的集成度(integration)。因此在次微米(submicron)的多柵極場(chǎng)效晶體管制作工藝中，尺寸較小、可提高半導(dǎo)體芯片的集成度淺溝隔離(shallow?trench?isolation，簡(jiǎn)稱STI)制作工藝遂成為近來(lái)被廣泛使用的隔離技術(shù)，用以隔離各多柵極場(chǎng)效晶體管元件，尤其是在各鰭狀結(jié)構(gòu)之間形成淺溝隔離來(lái)將彼此電性絕緣。

此外，在現(xiàn)今多柵極場(chǎng)效晶體管元件的制作工藝中，又會(huì)直接在各鰭狀結(jié)構(gòu)的下方以及各鰭狀結(jié)構(gòu)之間的基底中進(jìn)行離子注入制作工藝及退火制作工藝，以在各鰭狀結(jié)構(gòu)的下方以及各鰭狀結(jié)構(gòu)之間的基底中形成相反電性的通道阻絕層(Channel?Stop)，用以電性隔離各鰭狀結(jié)構(gòu)上的晶體管。然而，此隔離技術(shù)常因離子注入時(shí)的摻雜量不足，而導(dǎo)致各鰭狀結(jié)構(gòu)上的晶體管無(wú)法完全電性絕緣而漏電。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種多柵極場(chǎng)效晶體管及其制作工藝，其先形成襯墊層于部分鰭狀結(jié)構(gòu)的側(cè)壁，再將未被襯墊層覆蓋的鰭狀結(jié)構(gòu)及各鰭狀結(jié)構(gòu)之間的基底氧化，而可解決上述的問(wèn)題。

為達(dá)上述目的，本發(fā)明提供一種多柵極場(chǎng)效晶體管，包含有一基底、一介電層以及至少一鰭狀結(jié)構(gòu)。基底具有一第一區(qū)以及一第二區(qū)。介電層僅位于第一區(qū)中的基底中。至少一鰭狀結(jié)構(gòu)位于介電層上。

本發(fā)明提供一種多柵極場(chǎng)效晶體管制作工藝，包含有下述步驟。首先，形成至少一鰭狀結(jié)構(gòu)于一基底中以及一襯墊層于鰭狀結(jié)構(gòu)的一上半部的側(cè)壁并暴露出鰭狀結(jié)構(gòu)的一下半部。接著，進(jìn)行一氧化制作工藝，氧化暴露出的下半部。

基于上述，本發(fā)明提出一種多柵極場(chǎng)效晶體管及其制作工藝，其先形成襯墊層于部分鰭狀結(jié)構(gòu)的側(cè)壁，再將未被襯墊層覆蓋的鰭狀結(jié)構(gòu)及各鰭狀結(jié)構(gòu)之間的基底氧化，以在各鰭狀結(jié)構(gòu)的下方或者下半部，以及各鰭狀結(jié)構(gòu)之間的基底形成氧化層。因此，可通過(guò)局部完全氧化各鰭狀結(jié)構(gòu)的下方或者下半部，以及各鰭狀結(jié)構(gòu)之間的基底，而達(dá)到將各鰭狀結(jié)構(gòu)彼此電性絕緣以及將各鰭狀結(jié)構(gòu)與基底電性絕緣的目的，進(jìn)而使形成于各鰭狀結(jié)構(gòu)上的晶體管彼此電性絕緣，以及防止各晶體管向下漏電至基底。

附圖說(shuō)明

圖1-圖7為本發(fā)明第一實(shí)施例的多柵極場(chǎng)效晶體管制作工藝的剖面示意圖；

圖8為本發(fā)明第二實(shí)施例的多柵極場(chǎng)效晶體管制作工藝的剖面示意圖；

圖9為本發(fā)明第三實(shí)施例的多柵極場(chǎng)效晶體管制作工藝的剖面示意圖；

圖10-圖11為本發(fā)明第四實(shí)施例的多柵極場(chǎng)效晶體管制作工藝的剖面示意圖；

圖12-圖14為本發(fā)明另一實(shí)施例的多柵極場(chǎng)效晶體管制作工藝的剖面示意圖。

主要元件符號(hào)說(shuō)明

10：填充材料

20：硬掩模層

22：墊氧化層

24：墊氮化層

110：基底

112：鰭狀結(jié)構(gòu)

112a：上半部

112b：下半部