[發明專利]半導體器件及其制造方法有效
| 申請號: | 201210260565.4 | 申請日: | 2012-07-25 |
| 公開(公告)號: | CN103579315A | 公開(公告)日: | 2014-02-12 |
| 發明(設計)人: | 殷華湘;秦長亮;徐秋霞;陳大鵬 | 申請(專利權)人: | 中國科學院微電子研究所 |
| 主分類號: | H01L29/423 | 分類號: | H01L29/423;H01L29/78;H01L21/28;H01L21/336 |
| 代理公司: | 北京藍智輝煌知識產權代理事務所(普通合伙) 11345 | 代理人: | 陳紅 |
| 地址: | 100029 *** | 國省代碼: | 北京;11 |
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| 摘要: | |||
| 搜索關鍵詞: | 半導體器件 及其 制造 方法 | ||
技術領域
本發明涉及一種半導體器件及其制造方法,特別是涉及一種自對準多柵納米線FET及其制造方法。?
背景技術
在當前的亞20nm技術中,三維多柵器件(FinFET或Tri-gate)是主要的器件結構,這種結構增強了柵極控制能力、抑制了漏電與短溝道效應。?
例如,雙柵SOI結構的MOSFET與傳統的單柵體Si或者SOI?MOSFET相比,能夠抑制短溝道效應(SCE)以及漏致感應勢壘降低(DIBL)效應,具有更低的結電容,能夠實現溝道輕摻雜,可以通過設置金屬柵極的功函數來調節閾值電壓,能夠得到約2倍的驅動電流,降低了對于有效柵氧厚度(EOT)的要求。而三柵器件與雙柵器件相比,柵極包圍了溝道區頂面以及兩個側面,柵極控制能力更強。進一步地,全環繞納米線多柵器件更具有優勢。?
一般的納米線三維多柵器件需要與金屬柵后柵工藝集成以保持性能優勢,但是這些納米線多柵器件的制造工藝一般比較復雜,與主流工藝不兼容,特別是難以應用當前流行的MG(金屬材料的柵極)/HK(高k材料的柵極絕緣層)柵極堆疊結構。這制約了三維多柵器件提高器件性能的能力。?
發明內容
由上所述,本發明的目的在于克服上述技術困難,采用MG/HK后柵工藝來制造自對準金屬柵多柵納米線。?
為此,本發明提供了一種半導體器件,包括:多個鰭片,位于襯底上并且沿第一方向延伸;多個柵極堆疊結構,沿第二方向延伸并且跨越了每個鰭片;多個應力層,位于柵極堆疊結構兩側的鰭片中,并且在應力層中具有多個源漏區;多個溝道區,沿第一方向位于多個源漏區之間;其特征在于,多個柵極堆疊結構環繞包圍了多個溝道區。?
其中,鰭片的材質與應力層的材質不同。?
其中,鰭片的材質和/或應力層的材質為Si、Si?Ge、SiSn、GeSn、Si∶C、Si∶H、SiGe∶C及其組合。?
其中,柵極堆疊結構包括高k材料的柵極絕緣層和金屬材料的柵極導電層。?
其中,位于溝道區下方的柵極堆疊結構的沿第二方向的剖面形狀為∑形、C形、D形及其組合。?
其中,應力層和/或源漏區包括SiGe、SiSn、GeSn、Si∶C、Si∶H、SiGe∶C及其組合。?
本發明還提供了一種半導體器件制造方法,包括:在襯底上形成沿第一方向延伸的多個鰭片以及鰭片上的硬掩模層;形成沿第二方向延伸的并且跨越了每個鰭片的多個假柵極堆疊結構;在假柵極堆疊結構兩側的鰭片中形成應力層以及應力層中的;沉積層間介質層覆蓋鰭片、應力層以及假柵極堆疊結構;去除假柵極堆疊結構,在層間介質層中留下第一柵極溝槽,暴露出硬掩模層;刻蝕硬掩模層下方的鰭片,形成第二柵極溝槽,其中第二柵極溝槽與硬掩模層之間的鰭片構成溝道區;在第一和第二柵極溝槽中沉積形成多個柵極堆疊結構,環繞包圍了多個溝道區。?
其中,鰭片的材質與應力層的材質不同。?
其中,鰭片的材質和/或應力層的材質為Si、SiGe、SiSn、GeSn、Si∶C、Si∶H、Si?Ge∶C及其組合。?
其中,柵極堆疊結構包括高k材料的柵極絕緣層和金屬材料的柵極材料層。?
其中,第二柵極溝槽沿第二方向的剖面形狀為∑形、C形、D形及其組合。?
其中,應力層和/或源漏區包括SiGe、SiSn、GeSn、Si∶C、Si∶H、SiGe∶C及其組合。?
其中,形成第二柵極溝槽之后還包括:刻蝕去除硬掩模層。?
其中,假柵極堆疊包括墊氧化層和假柵極層。?
其中,形成應力層以及應力層中的源漏區的步驟進一步包括:在假柵極堆疊結構沿第一方向的兩側的鰭片上形成柵極側墻;在柵極側墻兩側的鰭片中刻蝕形成源漏溝槽;在源漏溝槽中外延沉積形成應?力層;在形成應力層的同時或者形成應力層之后進行摻雜,在應力層中形成源漏區。?
依照本發明的半導體器件及其制造方法,利用硬掩模和假柵結合穿通腐蝕了溝道區所在的鰭片而自對準地形成了全環繞納米線金屬多柵,增強了器件性能。?
附圖說明
以下參照附圖來詳細說明本發明的技術方案,其中:?
圖1A以及圖1B、圖2A以及圖2B、圖3A以及圖3B、圖4A以及圖4B、圖5A以及圖5B、圖6A以及圖6B、圖7A以及圖7B、圖8A以及圖8B分別為依照本發明的FinFET制造方法各步驟的剖面示意圖,其中的各圖A是沿平行于溝道方向的剖視圖,各圖B是沿垂直于溝道方向的剖視圖;以及?
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