[發明專利]利用等離子體控制特征尺寸的半導體結構及其制造方法

有效

• 申請號: 201210257220.3
• 申請日: 2012-07-24
• 公開（公告）號: CN103579075A
• 公開（公告）日: 2014-02-12
• 發明（設計）人: 程江偉;許昕睿
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L21/8247
• 代理公司: 上海信好專利代理事務所(普通合伙) 31249
• 代理人: 張靜潔;徐雯瓊

技術領域

本發明涉及半導體領域，特別涉及一種利用等離子體控制特征尺寸的半導體結構及其制造方法。

背景技術

如圖1所示的一種半導體結構，是邏輯器件100在進行淺溝槽隔離（STI）制程時的結構，其包含有一個硅Si的襯底10；在該襯底10上形成有一個襯墊氧化層20（Pad?Oxide）；在襯墊氧化層20上形成有一個氮化硅SiN的硬掩模層30；在硬掩模層30上覆蓋有一個底部抗反射層40（BARC）；再在所述底部抗反射層40上覆蓋有光刻膠50（PR），并根據設計好的圖案形成為光罩（Photo?Mask）。

通過使用例如是四氟化碳氣體CF4的等離子體進行干法刻蝕，在底部抗反射層40上沒有覆蓋光刻膠50的位置，向下刻蝕底部抗反射層40及硬掩模層30后形成第一溝槽61，使得襯墊氧化層20暴露在第一溝槽61的底部。所述四氟化碳氣體CF4的流量可以是10~150sccm（標準毫升/分鐘）。

此時，將刻蝕第一溝槽61后留下的硬掩模層30在其底部的寬度距離設定為X1，又稱該距離為ACT（有源區）特征尺寸。而所述的ACT特征尺寸（即距離X1），一定程度上是由刻蝕底部抗反射層40之后，該底部抗反射層40暴露的兩側側壁之間的距離來控制的：即，底部抗反射層40的側壁間距較大，則繼續刻蝕其下方的硬掩模層30后，剩下的硬掩模層30在其底部的寬度距離X1就較小。

之后，需要沿著第一溝槽61進一步向下刻蝕襯墊氧化層20及襯底10來形成第二溝槽62。將第二溝槽62的寬度，也就是其兩側側壁之間的距離稱為ADI（顯影后檢測）特征尺寸。在一些情況下，測得上述距離X1（即，ACT特征尺寸）太小，則會造成刻蝕后第二溝槽62的寬度（即ADI尺寸）過大，并進而導致成品不能滿足晶圓電性測試（WAT）要求，影響生產良率。這是我們不希望看到的。

如圖2所示的另一種半導體結構，是閃存器件200在進行淺溝槽隔離（STI）制程時的結構，其與上述邏輯器件100的大部分結構及工藝制程都相類似，只是在襯底10上原先形成襯墊氧化層20（圖1）的位置，替換為先形成一個耦合氧化層21（coupling?oxide），再在耦合氧化層21上形成一個多晶硅薄膜22（即，FG?POLY浮柵多晶硅薄膜）。后續形成硬掩模層30、底部抗反射層40、作為光罩的光刻膠50、第一溝槽61、第二溝槽62的過程，與圖1所示的邏輯器件100相類似，不再贅述。這種半導體結構中，也同樣會遇到上述距離X1’（即，ACT特征尺寸）太小的問題。

雖然，現有技術中能夠通過設計新的光罩，或者通過使用光學鄰近修正方法（OPC）來調整上述ACT特征尺寸（即，距離X1或X1’），然而這往往需要花費大量的時間和金錢。

發明內容

本發明的目的是提供一種利用等離子體控制特征尺寸的半導體結構及其制造方法，通過調整刻蝕第一溝槽時使用的等離子體，例如是在四氟化碳氣體CF4基礎上增加溴化氫氣體HBr，使得刻蝕后第一溝槽的側壁上形成有一個鈍化層，這增大了ACT特征尺寸，從而可以對后續所形成的第二溝槽的寬度距離進行調整，以使半導體結構的成品符合晶圓電性測試（WAT）要求。

為了達到上述目的，本發明的一個技術方案是提供一種利用等離子體控制特征尺寸的半導體結構，所述半導體結構，由下至上依次包含有：

硅的襯底，在所述襯底上形成的若干層氧化薄膜，形成在所述氧化薄膜上的氮化硅的硬掩模層，形成在所述硬掩模層上的底部抗反射層，以及形成在所述底部抗反射層上并具有一定光罩圖案的光刻膠；

所述半導體結構還包含利用等離子體在沒有覆蓋所述光刻膠的位置，刻蝕所述底部抗反射層及所述硬掩模層后形成的第一溝槽，以及覆蓋在所述第一溝槽的側壁上且具有設定厚度的鈍化層；

原先將刻蝕第一溝槽后所述硬掩模層剩余的寬度距離設定為ACT特征尺寸，在其基礎上增加了所述鈍化層覆蓋在硬掩模層兩側的設定厚度來進行調整，以使該ACT特征尺寸得到增加。

所述光刻膠、底部抗反射層及硬掩模層各自在所述第一溝槽內暴露的側壁被所述鈍化層覆蓋；

所述鈍化層從第一溝槽的兩側側壁，分別向第一溝槽中間的方向延伸，而使得所述襯底上氧化薄膜的頂面在所述第一溝槽的底部暴露設置。

調整后的所述ACT特征尺寸與所述半導體結構的ADI特征尺寸相對應，調整后的所述ACT特征尺寸增大，則所述ADI特征尺寸對應減小；

所述ADI特征尺寸是所述半導體結構在后續制程中，沿著側壁形成有所述鈍化層的第一溝槽，向下刻蝕所述氧化薄膜及襯底后形成的第二溝槽的寬度距離。