[發明專利]用于管理無序毫碼控制操作的方法和系統

有效

• 申請號: 201210253748.3
• 申請日: 2012-07-20
• 公開（公告）號: CN102890624A
• 公開（公告）日: 2013-01-23
• 發明（設計）人: M.克雷默;G.格維格;F.萊納特;P.普羅布斯特
• 申請（專利權）人: 國際商業機器公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 胡琪

技術領域

本發明一般涉及微處理器，更具體地涉及管理復雜指令的無序執行。

背景技術

諸如微處理器系統的當代電子計算系統典型地包括被配置為接收并處理指令的處理器和數據路徑。一般地，指令是“簡單的”或“復雜的”。典型的簡單指令包含單個操作，諸如，例如從存儲器加載或存儲。公共精簡指令集計算機（RISC）只采用簡單指令。復雜指令典型地包含多于一個單個操作（諸如，加/存儲）。公共復雜指令集計算機（CISC）采用復雜指令，并且有時也采用簡單指令。

這些當代處理器內核利用各種技術提升性能。一個這樣的技術是并行指令執行。例如，可以在不同的執行單元中并行執行尤其是定點（fixed-point）單元指令和二進制浮點單元指令等。這可以是超標量（superscalar），或者甚至對于“簡單”類型指令是無序的。然而，一般需要在毫碼（millicode）中執行由諸如CISC體系架構的體系架構使用的復雜指令。在毫碼中執行的此需求使得這些復雜指令的并行和無序執行困難（如果并非不可能）。

發明內容

在一個實施例中，公開了用于管理處理器內的指令的方法。該方法包括在處理器的恢復單元接收修改駐留在該恢復單元內的控制寄存器的指令。該恢復單元從通用寄存器接收與該指令關聯的第一數據集。由該恢復單元從該控制寄存器取出與該指令關聯的第二數據集。該恢復單元對所述第一數據集和所述第二數據集執行至少一個二進制邏輯操作。

在另一實施例中，公開了包括用于管理處理器內的指令的恢復單元的信息處理系統。信息處理系統包括存儲器、以及通信地耦接至該存儲器的處理器。該處理器包括被配置為執行方法的恢復單元。該方法包括接收修改駐留在該恢復單元內的控制寄存器的指令。該恢復單元從通用寄存器接收與該指令關聯的第一數據集。該恢復單元從該控制寄存器取出與該指令關聯的第二數據集。該恢復單元對所述第一數據集和所述第二數據集執行至少一個二進制邏輯操作。

在又一實施例中，公開了用于管理處理器內的指令的計算機程序產品。該計算機程序產品包括存儲介質，其是處理電路可讀的、且存儲用于由該處理電路執行以執行方法的指令。該方法包括在該處理器的恢復單元接收修改駐留在該恢復單元內的控制寄存器的指令。該恢復單元從通用寄存器接收與該指令關聯的第一數據集。該恢復單元從該控制寄存器取出與該指令關聯的第二數據集。該恢復單元對所述第一數據集和所述第二數據集執行至少一個二進制邏輯操作。

附圖說明

附圖用于進一步圖示各個實施例并說明全部依據本發明的各個原理和優點，其中，貫穿各個視圖，同樣的參考標記指示相同或者功能上類似的元件，并且，附圖與下面的詳細描述一起并入到說明書中并且形成說明書的一部分，其中：

圖1圖示了根據本發明的一個實施例的操作環境的一個示例；

圖2圖示了根據本發明的一個實施例的處理內核的詳細視圖；

圖3圖示了根據本發明的一個實施例的用于無序地執行毫碼控制操作的執行流水線（pipeline）的一個示例。

圖4圖示了根據本發明的一個實施例的用于修改毫碼控制寄存器的數據路徑的一個示例；

圖5A-5B圖示了根據本發明的一個實施例的用于管理在處理器的恢復單元內執行的無序指令之間的依賴性的機制的一個示例；

圖6是圖示根據本發明的一個實施例的用于管理無序復雜指令的過程的一個示例的操作流程圖；

圖7是圖示根據本發明的一個實施例的管理在處理器的恢復單元內執行的指令的依賴性的一個示例的操作流程圖；以及

圖8是圖示根據本發明的一個實施例的檢測在處理器的恢復單元的執行流水線內的清除（flush）條件的一個示例的操作流程圖。

具體實施方式

如所需的，這里公開了本發明的詳細實施例；然而，應理解，所公開的實施例僅僅是可以以各種形式體現的本發明的示例。因此，這里公開的具體結構和功能細節不被解釋為限制，而是僅僅作為權利要求的基礎、以及作為用于教示本領域技術人員以幾乎任何適當的詳細結構和功能來不同地采用本發明的代表性基礎。此外，這里使用的術語和措詞不意圖限制；而是提供本發明的可理解的描述。