[發明專利]基于CPCI總線的RS422通訊模塊

有效

• 申請號: 201210253153.8
• 申請日: 2012-07-20
• 公開（公告）號: CN102799558A
• 公開（公告）日: 2012-11-28
• 發明（設計）人: 孫超;姜守達;孫震;劉森
• 申請（專利權）人: 哈爾濱工業大學
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 哈爾濱市松花江專利商標事務所 23109
• 代理人: 張果瑞

1.基于CPCI總線的RS422通訊模塊，其特征在于：它包括PCI接口電路(1)、主控電路(2)、串行EEPROM存儲器(3)、FLASH存儲器(4)、SDRAM存儲器(5)、FPGA電路(6)、八路數據信號轉換電路(7)和八路RS422收發單元(8)；

所述PCI接口電路(1)嵌入在主控電路(2)中；串行EEPROM存儲器(3)的數據輸出端連接主控電路(2)的數據輸入端；FLASH存儲器(4)的數據輸出端連接主控電路(2)的數據輸入端；主控電路(2)、SDRAM存儲器(5)、FPGA電路(6)均連接在DSP總線上；

FPGA電路(6)的八路數據輸出端分別與八路數據信號轉換電路(7)的數據輸入端連接，每路數據信號轉換電路(7)的TTL電平信號輸出端分別連接每路RS422收發單元(8)的TTL電平信號發送端；每路RS422收發單元(8)將信號差分輸出；

每路RS422收發單元(8)的串行數據信號輸出端連接每路數據信號轉換電路(7)的串行數據信號輸入端，每路數據信號轉換電路(7)的數據信號輸出端均與FPGA電路(6)的數據信號輸入端連接，主控電路(2)的PCI接口電路(1)將數據輸出到CPCI總線上。

2.根據權利要求1所述的基于CPCI總線的RS422通訊模塊，其特征在于：主控電路(2)是采用TMS320DM642高速DSP芯片實現的。

3.根據權利要求1所述的基于CPCI總線的RS422通訊模塊，其特征在于：FPGA電路(6)包括讀寫控制單元、發送數據緩沖FIFO單元、接收數據緩沖FIFO單元、并/串轉換單元、波特率和控制字設置單元、串/并轉換單元和中斷處理單元，

發送數據緩沖FIFO單元連接在DSP總線上；發送數據緩沖FIFO單元的并行數據信號輸出端連接并/串轉換單元的并行數據信號輸入端，并/串轉換單元的串行數據輸出端連接數據信號轉換電路(7)輸入端；

發送數據緩沖FIFO單元的狀態信號輸出端連接中斷處理單元的狀態信號輸入端，中斷處理單元連接DSP總線；

讀寫控制單元的讀寫控制數據信號輸出端連接發送數據緩沖FIFO單元的讀寫控制數據信號輸入端，

DSP總線連接讀寫控制單元，讀寫控制單元的讀寫控制信號輸出端連接接收數據緩沖FIFO單元的讀寫控制信號輸入端；讀寫控制單元的片選信號輸出端連接接收數據緩沖FIFO單元的片選信號輸入端；

接收數據緩沖FIFO單元的狀態數據信號輸出端連接中斷處理單元的狀態數據信號輸入端；中斷處理單元的中斷信號輸出端連接DSP總線；

DSP總線連接波特率和控制字設置單元；波特率和控制字設置單元的發送數據控制信號輸出端連接并/串轉換單元的發送數據控制信號輸入端；

數據信號轉換電路(7)的串行數據輸出端連接波特率和控制字設置單元的串行數據輸入端，波特率和控制字設置單元的串行數據輸出端連接串/并轉換單元的串行數據輸入端；

數據信號轉換電路(7)的串行數據輸出端連接串/并轉換單元的串行數據輸入端；串/并轉換單元的并行數據輸出端連接接收數據緩沖FIFO單元的并行數據輸入端；接收數據緩沖FIFO單元連接DSP總線；

串/并轉換單元的中斷數據輸出端連接中斷處理單元的中斷數據輸入端，中斷處理單元連接DSP總線。

4.根據權利要求3所述的基于CPCI總線的RS422通訊模塊，其特征在于：FPGA電路(6)中波特率和控制字設置單元的波特率設置的實現過程為：

波特率設置的實現是通過11.0592M晶振實現的，將11.0592M除以欲發送的波特率baud得到BRR，

若BRR可以被16整除，得出商Y，根據公式一奇分頻：Y＝2*value+1和公式二偶分頻：Y＝2*value來計算得出設置參數value的值；

若BRR可以被18整除，得出商Y，根據公式一奇分頻：Y＝2*value+1和公式二偶分頻：Y＝2*value來計算得出設置參數value的值；其中BRR、Y均為是正整數。