[發明專利]一種跨時鐘域異步信號同步電路

無效

• 申請號: 201210251044.2
• 申請日: 2012-07-19
• 公開（公告）號: CN102789262A
• 公開（公告）日: 2012-11-21
• 發明（設計）人: 余志軍;楊博
• 申請（專利權）人: 中國航天科技集團公司第九研究院第七七一研究所
• 主分類號: G06F1/12
• 分類號: G06F1/12
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 徐文權

技術領域：

本發明屬于集成電路領域，具體涉及一種為跨時鐘域異步信號同步電路。

背景技術：

目前芯片的設計日益注重高集成度、多功能性、低功耗、小型化等技術指標，其直接影響著整個芯片設計產業。而隨著芯片產業的技術的不斷革新，以及系統應用設計的簡單化和設計功能多樣化的要求出現，帶來了芯片的功能復雜性的非線性提高，隨之芯片的時鐘數也不斷增多，跨時鐘域的信號交互也必然變得復雜。

目前對跨時鐘域的信號處理方式多樣，未有一個可通用的設計電路，而對跨時鐘域的信號分析，大致可分為脈沖至脈沖、脈沖至電平這兩種信號交互。本發明提出了一個簡單、可靠的跨時鐘域的交互信號的處理電路，原理簡單，設計巧妙，其可適用于目前跨時鐘域的電路設計中。

發明內容：

針對上述缺陷或不足，本發明的目的在于提出一種實現當前復雜芯片設計中跨時鐘域的交互信號的通用化處理電路，減小設計復雜度、提高芯片可靠性。具體如下：

一種跨時鐘域脈沖至脈沖的異步信號同步電路，包括時鐘域1和時鐘域2；脈沖信號從時鐘域1傳輸到時鐘域2；時鐘域1包括依次連接的脈沖保持寄存器、取反電路；時鐘域2包括同步電路、寄存器Q3和異或電路；脈沖信號經依次經過脈沖保持寄存器保持、取反電路取反后，經過同步電路中的兩級寄存器去亞穩態、寄存器Q3后輸出一信號，該信號與所述兩級寄存器的輸出信號通過異或電路相異或，得到最終的時鐘域同步信號。

一種跨時鐘域脈沖至電平的異步信號同步電路，包括時鐘域1和時鐘域2；脈沖信號從時鐘域1傳輸到時鐘域2得到電平信號；時鐘域1包括依次連接的脈沖保持寄存器、取反電路；時鐘域2包括同步電路、寄存器Q3和異或電路；脈沖信號經依次經過脈沖保持寄存器保持、取反電路取反后，經過同步電路中的兩級寄存器去亞穩態、寄存器Q3后輸出一信號，該信號與所述兩級寄存器的輸出信號通過異或電路相異或，得到最終的電平信號。所述寄存器Q3為帶使能端的寄存器。

本發明的有益效果是：

本設計電路為微電子芯片設計中的特定現象的通用化設計方法，主要應用于多時鐘域的電路設計，而目前的芯片設計中的低功耗設計方法學中就涉及通過多時鐘的設計方法改善低功耗性能指標。改發明其通用性強、可靠性高的特性適用于微電子芯片設計，特別是在低功耗多時鐘域的芯片設計中。

該電路滿足空間要求的低功耗、高可靠等要求，并已經在十一五某重大專項的SiP芯片設計中已經得到應用。

附圖說明：

圖1是脈沖至脈沖的結構圖。

圖2是脈沖轉脈沖時序圖。

圖3脈沖至電平的結構圖。

圖4脈沖轉電平時序圖。

具體實施方式：

下面結合附圖對本發明做詳細描述。

1）如圖1所示：脈沖至脈沖電路設計

在時鐘域CLK1中的脈沖信號，需要傳輸到時鐘域CLK2，且為脈沖至脈沖的轉換。先使用CLK1對脈沖信號進行保持并過取反電路生成pulse_tgo_s，經Sync電路CLK2兩級寄存器Q1、Q2去亞穩態，后將CLK2第二級寄存器的信號進行再寄存Q3，并取CLK2的第二級寄存器Q2與寄存器Q3的輸出值做異或，從而實現CLK1的脈沖到CLK2域的脈沖的轉換；當CLK1再來一個脈沖信號時，則上次保持脈沖的信號被取反，而后進入時鐘域CLK2，CLK2域的電路不變，實現脈沖信號的傳遞，電路結構圖和時序圖見附圖1和附圖2。該電路適用于快時鐘域至慢時鐘域，慢時鐘域至快時鐘域。

2）脈沖至電平電路設計

在時鐘域CLK1的脈沖信號，傳輸到CLK2時鐘域，且為電平信號，由CLK2決定電平保持時間。脈沖信號經脈沖保持寄存器后經取反電路生成pulse_tgo_s并至Sync同步電路，Sync電路兩級同步去亞穩態，而后經過帶使能端的寄存器輸出信號，此信號與Sync電路的第二級寄存器輸出信號做異或輸出電平信號；電平信號的取消由CLK2域的clear_i信號決定，此clear_i信號為單脈沖信號，當clear_i信號有效，將Sync的第二級寄存器信號輸出到Q3寄存器，此時Q3的輸出信號與Sync電路的第二級寄存器的輸出值相同，電平取消，電路結構圖和時序圖見附圖3和附圖4。此電路適用于快時鐘域至慢時鐘域，慢時鐘域至快時鐘域。