[發明專利]帶時序約束的FPGA時序驅動布局方法

有效

• 申請號: 201210248903.2
• 申請日: 2012-07-18
• 公開（公告）號: CN102768506A
• 公開（公告）日: 2012-11-07
• 發明（設計）人: 來金梅;李華岡;王元;王鍵;王臻
• 申請（專利權）人: 復旦大學
• 主分類號: G05B19/05
• 分類號: G05B19/05
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;盛志范

技術領域

本發明屬于電子技術領域，具體涉及帶有時序約束的FPGA時序驅動布局方法。

背景技術

傳統的FPGA布局方法在以電路時序性能為優化目標時，采用的時序驅動算法都僅僅針對電路的最小時鐘周期進行處理，以獲得最高的頻率。可是隨著FPGA陣列的規模的不斷擴大，電路設計的復雜度不斷增加，設計者對于FPGA時序驅動算法的靈活性的要求也就越來越高，而以往僅僅是針對時鐘周期進行優化的FPGA時序驅動布局算法難以滿足現在設計者的這些要求。因此，需要提出一種新型的FPGA時序驅動布局方法來滿足設計者提出的各種時序約束。

發明內容

本發明的目的在于提供一種能夠靈活地滿足各種時序約束要求的FPGA時序驅動布局方法。

本發明基于傳統的FPGA時序驅動布局思想，在進行FPGA時序驅動布局的過程中，同時能針對設計者提出的時序約束進行特定處理。

傳統的時序驅動布局思想闡述如下：首先進行時序分析提取延遲信息。采用的延遲模型是基于單元之間的距離假設的，要點是：在某一次布局中若兩個交換單元的物理坐標位置分別為(x,y)和(x+Δx,y+Δy),那么這兩個單元之間的延遲設定為它們之間的距離差的函數，即Delay?=?F(Δx,Δy)。然后將這些延遲信息反標到電路網表中，對最大延遲的那條路徑進行優化，即將這條路徑上的單元位置盡量布局的緊密一些以減小互連線延遲。

本發明中，為了增加設計的靈活性，提出了以下四類時序約束：時鐘周期約束(見圖1)、輸入輸出延遲約束(見圖2)、特定時序路徑約束和線網最大延遲約束(見圖3)。處理四類時序約束延遲的主要思想就是將這些時序約束的信息添加到時序分析這一步，進而作為最終代價函數的一部分處理。下面將依次分析這四類時序約束處理的可行性。

1.時鐘周期約束

首先，找出電路中所有的時序路徑。時序路徑的起點為寄存器輸出和主輸入端口，終點為主輸出端以及寄存器輸入端口。將用戶提供的最小時鐘周期約束值C與電路中各時序路徑延遲Delay(i)?(1≤i≤N,N是該電路中所有時序路徑的總數)進行比較。若是某些時序路徑延遲大于C，就將這些路徑上的單元進行交換得到新的布局。設定重新布局次數的上限T_max，若是在T_max內，電路設計中所有的時序路徑的延遲均小于C，則該約束被正確處理。若重新布局次數超過T_max，提示該約束過于苛刻，給出約束報告信息，同時，將已有布局結果中時序性能最好的布局作為最終的布局結果。

?時鐘周期約束可以看作是對傳統的時序驅動布局的一種特殊處理。對于傳統的時序驅動布局，它要求電路中各條時序路徑的延遲優化地越小越好，因此其約束目標不是一個靜態值，而是動態地減小以達到最優時序。然而，在處理最小時鐘周期約束時，將這個動態的約束目標值替換成用戶設定的靜態值(也就是最小始終周期C)，每次進行布局優化都是以設定的該靜態值為約束目標，這樣就可以將傳統的時序驅動布局方法轉換為帶有最小時鐘周期約束的時序驅動布局了。

2.輸入輸出延遲約束

首先，找出電路中所有的時序路徑。然后在各條時序路徑的起點處設定到達時間為輸入延遲的約束值K₁(在沒有輸入延遲約束時，該值設定為0)，進行時序分析得到各條時序路徑的終點的到達時間T，再將輸出延遲約束值K₂加到T上作為各時序路徑終點的最終到達時間T_arrival,?即T_arrival=?K₂+T。這樣，就成功將輸入輸出延遲約束添加到電路的各條時序路徑中進行處理。

3.特定時序路徑約束

找出電路中對應這些特定時序路徑約束的路徑。對這些路徑進行時序分析，得到各條路徑的延遲Delay(i)?(1≤i≤n,n為特定時序路徑的數目)。比較Delay(i)與C(i)，C(i)為各條路徑的時序約束值。若是Delay(i)大于C(i)，則重新布局再次比較。當然，這里也會設定重新布局的次數T_max，若是在T_max內，若這些特定時序路徑約束均滿足，則該約束處理完成。若是重新布局次數超過T_max，提示該約束過于苛刻，布局結果采用已有布局中時序最好的那一個。

其實，特定時序路徑約束處理方法類似于最小時鐘周期約束，只是該約束的約束對象只有幾條特定時序路徑，且每條路徑的約束值不一定相同，而最小時鐘周期約束的對象是電路網表中每一條時序路徑，且約束值都是一樣的。