[發明專利]一種基于應變Si回型溝道工藝的應變BiCMOS集成器件及制備方法

有效

• 申請號: 201210244636.1
• 申請日: 2012-07-16
• 公開（公告）號: CN102723331A
• 公開（公告）日: 2012-10-10
• 發明（設計）人: 胡輝勇;宋建軍;張鶴鳴;李妤晨;舒斌;呂懿;宣榮喜;郝躍
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L21/8249
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明屬于半導體集成電路技術領域，尤其涉及一種基于應變Si回型溝道工藝的應變BiCMOS集成器件及制備方法。

背景技術

1958年出現的集成電路是20世紀最具影響的發明之一。基于這項發明而誕生的微電子學已成為現有現代技術的基礎，加速改變著人類社會的知識化、信息化進程，同時也改變了人類的思維方式。它不僅為人類提供了強有力的改造自然的工具，而且還開拓了一個廣闊的發展空間。

在信息技術高度發展的當代，以集成電路為代表的微電子技術是信息技術的關鍵。集成電路作為人類歷史上發展最快、影響最大、應用最廣泛的技術，其已成為衡量一個國家科學技術水平、綜合國力和國防力量的重要標志。對于整機系統中集成電路的數量更是其系統先進性的直接表征。而現在，電路規模已由最初的小規模發展到現在的甚大規模。由于對集成度，功耗，面積，速度等各因素的綜合考慮，CMOS得到了廣泛的應用。

CMOS電路的總體性能取決于NMOS器件和PMOS器件的性能，要提高PMOS器件和NMOS器件兩者的性能，空穴和電子的遷移率都應當盡可能地高。

發明內容

本發明的目的在于利用在一個襯底片上制備應變Si垂直溝道PMOS器件、應變Si平面溝道NMOS器件和SiGe?HBT器件，構成基于應變Si回型溝道工藝的應變BiCMOS集成器件及電路，以實現器件與集成電路性能的最優化。

本發明的目的在于提供一種基于應變Si回型溝道工藝的應變BiCMOS集成器件，所述雙應變平面BiCMOS集成器件采用SiGe?HBT器件，應變Si平面溝道NMOS器件和應變Si垂直溝道PMOS器件。

進一步、NMOS器件導電溝道為應變Si材料，沿溝道方向為張應變。

進一步、PMOS器件應變Si溝道為垂直溝道，沿溝道方向為壓應變，并且為回型結構。

本發明的另一目的在于提供一種基于應變Si回型溝道工藝的應變BiCMOS集成器件的制備方法，包括如下步驟：

第一步、選取摻雜濃度為5×10¹⁴～5×10¹⁵cm^-3的P型Si片作為襯底；

第二步、利用化學汽相淀積（CVD）的方法，在600～800℃，在外延Si層表面淀積一厚度為300～500nm的SiO₂層，光刻埋層區域，對埋層區域進行N型雜質的注入，形成N型重摻雜埋層區域；

第三步、利用化學汽相淀積（CVD）的方法，在600～750℃，在襯底上生長一層厚度為1.5～2μm的N型Si外延層，作為集電區，該層摻雜濃度為1×10¹⁶～1×10¹⁷cm^-3；

第四步、利用化學汽相淀積（CVD）的方法，在600～750℃，在襯底上生長一層厚度為20~60nm的SiGe層，作為基區，該層Ge組分為15~25%，摻雜濃度為5×10¹⁸~5×10¹⁹cm^-3；

第五步、利用化學汽相淀積（CVD）的方法，在600～750℃，在襯底上生長一層厚度為100～200nm的N型Si層，作為發射區，該層摻雜濃度為1×10¹⁷～5×10¹⁷cm^-3；

第六步、利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為200~300nm的SiO₂層和一層厚度為100~200nm的SiN層；光刻器件間深槽隔離區域，在深槽隔離區域干法刻蝕出深度為5μm的深槽，利用化學汽相淀積（CVD）方法，在600～800℃，在深槽內填充SiO₂；

第七步、用濕法刻蝕掉表面的SiO₂和SiN層，利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為200~300nm的SiO₂層和一層厚度為100~200nm的SiN層；光刻集電區淺槽隔離區域，在淺槽隔離區域干法刻蝕出深度為180~300nm的淺槽，利用化學汽相淀積（CVD）方法，在600～800℃，在淺槽內填充SiO₂；