[發明專利]一種SOI SiGe BiCMOS集成器件及制備方法

有效

• 申請號: 201210244461.4
• 申請日: 2012-07-16
• 公開（公告）號: CN102800681A
• 公開（公告）日: 2012-11-28
• 發明（設計）人: 張鶴鳴;周春宇;宋建軍;胡輝勇;王海棟;宣榮喜;李妤晨;郝躍
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/84
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種SOI?SiGe?BiCMOS集成器件，其特征在于，NMOS器件和PMOS器件均為應變SiGe?MOS器件，雙極器件為SiGe?HBT器件。

2.根據權利要求1所述的SOI?SiGe?BiCMOS集成器件，其特征在于，NMOS器件導電溝道為應變SiGe材料，沿溝道方向為張應變。

3.根據權利要求1所述的SOI?SiGe?BiCMOS集成器件，其特征在于，PMOS器件采用量子阱結構。

4.根據權利要求1所述的SOI?SiGe?BiCMOS集成器件，其特征在于，器件襯底為SOI材料。

5.根據權利要求1所述的SOI?SiGe?BiCMOS集成器件，其特征在于，SiGeHBT器件的發射極、基極和集電極都采用多晶硅材料。

6.根據權利要求1所述的SOI?SiGe?BiCMOS集成器件，其特征在于，該SiGe?HBT器件的基區為SiGe材料。

7.根據權利要求1所述的SOI?SiGe?BiCMOS集成器件，其特征在于，SiGeHBT器件制備過程采用自對準工藝，并為全平面結構。

8.一種SOI?SiGe?BiCMOS集成器件的制備方法，其特征在于，包括如下步驟：

第一步、選取氧化層厚度為150~400nm，上層Si厚度為100～150nm，N型摻雜濃度為1×10¹⁶～1×10¹⁷cm^-3的SOI襯底片；

第二步、利用化學汽相淀積（CVD）的方法，在600～750℃，在襯底上生長一層厚度為50～100nm的N型Si外延層，作為集電區，該層摻雜濃度為1×10¹⁶～1×10¹⁷cm^-3；

第三步、利用化學汽相淀積（CVD）的方法，在600～800℃，在外延Si層表面生長一層厚度為300~500nm的SiO₂層，光刻淺槽隔離，在淺槽隔離區域干法刻蝕出深度為270~400nm的淺槽，再利用化學汽相淀積（CVD）方法，在600～800℃，在淺槽內填充SiO₂；最后，用化學機械拋光（CMP）方法，去除表面多余的氧化層，形成淺槽隔離；

第四步、利用化學汽相淀積（CVD）的方法，在600～800℃，在外延Si層表面淀積一層厚度為500~700nm的SiO₂層，光刻集電極接觸區窗口，對襯底進行磷注入，使集電極接觸區摻雜濃度為1×10¹⁹～1×10²⁰cm^-3，形成集電極接觸區域，再將襯底在950～1100℃溫度下，退火15～120s，進行雜質激活；

第五步、刻蝕掉襯底表面的氧化層，利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積二層材料：第一層為SiO₂層，厚度為20~40nm；第二層為P型Poly-Si層，厚度為200~400nm，摻雜濃度為1×10²⁰～1×10²¹cm^-3；

第六步、光刻Poly-Si，形成外基區，利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積SiO₂層，厚度為200~400nm，利用化學機械拋光（CMP）的方法去除Poly-Si表面的SiO₂；

第七步、利用化學汽相淀積（CVD）方法，在600～800℃，淀積一層SiN層，厚度為50～100nm，光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；再利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積一層SiN層，厚度為10~20nm，干法刻蝕掉發射窗SiN，形成側墻；

第八步、利用濕法刻蝕，對窗口內SiO₂層進行過腐蝕，形成基區區域，利用化學汽相淀積（CVD）方法，在600～750℃，在基區區域選擇性生長SiGe基區，Ge組分為15~25％，摻雜濃度為5×10¹⁸~5×10¹⁹cm^-3，厚度為20~60nm；

第九步、光刻集電極窗口，利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積Poly-Si，厚度為200~400nm，再對襯底進行磷注入，并利用化學機械拋光（CMP）去除發射極和集電極接觸孔區域以外表面的Poly-Si，形成發射極和集電極；

第十步、利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積SiO₂層，光刻集電極接觸孔，并對該接觸孔進行磷注入，以提高接觸孔內的Poly-Si的摻雜濃度，使其達到1×10¹⁹~1×10²⁰cm^-3，最后去除表面的SiO₂層；

第十一步、利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積SiO₂層，在950～1100℃溫度下，退火15～120s，進行雜質激活，形成SiGeHBT器件；在襯底表面利用化學汽相淀積（CVD）的方法，在600～800℃，淀積一SiO₂層；

第十二步、光刻MOS有源區，利用化學汽相淀積（CVD）方法，在600～750℃，在該有源區連續生長二層材料：第一層是厚度為10～15nm的N型SiGe外延層，該層Ge組分為15～30%，摻雜濃度為1～5×10¹⁶cm^-3；第二層是厚度為3~5nm的本征弛豫型Si帽層；

第十三步、利用化學汽相淀積（CVD）方法，在600～800℃，在外延材料表面淀積一層厚度為300～500nm的SiO₂層；光刻PMOS器件有源區，對PMOS器件有源區進行N型離子注入，使其摻雜濃度達到1～5×10¹⁷cm^-3；光刻NMOS器件有源區，利用離子注入工藝對NMOS器件區域進行P型離子注入，形成NMOS器件有源區P阱，P阱摻雜濃度為1～5×10¹⁷cm^-3；

第十四步、利用濕法刻蝕，刻蝕掉表面的SiO₂層，利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積一層厚度為3～5nm的SiN層作為柵介質和一層厚度為300～500nm的本征Poly-Si層，光刻Poly-Si柵和柵介質，形成22～350nm長的偽柵；

第十五步、利用離子注入，分別對NMOS器件有源區和PMOS器件有源區進行N型和P型離子注入，形成N型輕摻雜源漏結構N型輕摻雜源漏結構（N-LDD）和P型輕摻雜源漏結構P型輕摻雜源漏結構（P-LDD），摻雜濃度均為1～5×10¹⁸cm^-3；

第十六步、利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積一層厚度為5～15nm的SiO₂層，利用干法刻蝕工藝，刻蝕掉表面的SiO₂層，保留Poly-Si柵和柵介質側面的SiO₂，形成側墻；

第十七步、光刻出PMOS器件有源區，利用離子注入技術自對準形成PMOS器件的源漏區；光刻出NMOS器件有源區，利用離子注入技術自對準形成NMOS器件的源漏區；將襯底在950～1100℃溫度下，退火15～120s，進行雜質激活；

第十八步、用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積一層SiO₂，厚度為300~500nm，利用化學機械拋光（CMP）技術，將SiO₂平坦化到柵極表面；

第十九步、利用濕法刻蝕將偽柵極完全去除，留下氧化層上的柵堆疊的自對準壓印，在襯底表面生長一層厚度為2~5nm的氧化鑭（La₂O₃）；在襯底表面濺射一層金屬鎢（W），最后利用化學機械拋光（CMP）技術將柵極區域以外的金屬鎢（W）及氧化鑭（La₂O₃）除去；

第二十步、利用化學汽相淀積（CVD）方法，在600～800℃，表面生長一層SiO₂層，并光刻引線孔；

第二十一步、金屬化、光刻NMOS器件和PMOS器件引線，形成漏極、源極和柵極以及SiGe?HBT器件的發射極、基極、集電極金屬引線，構成導電溝道為22～350nm的SOI?SiGe?BiCMOS集成器件。