[發明專利]一種SOI BJT雙應變平面BiCMOS集成器件及制備方法

有效

• 申請號: 201210244424.3
• 申請日: 2012-07-16
• 公開（公告）號: CN102723340A
• 公開（公告）日: 2012-10-10
• 發明（設計）人: 胡輝勇;宋建軍;宣榮喜;張鶴鳴;王海棟;舒斌;王斌;郝躍
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/84
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明屬于半導體集成電路技術領域，尤其涉及一種SOI?BJT、雙應變平面BiCMOS集成器件及制備方法。?

背景技術

1958年出現的集成電路是20世紀最具影響的發明之一。基于這項發明而誕生的微電子學已成為現有現代技術的基礎，加速改變著人類社會的知識化、信息化進程，同時也改變了人類的思維方式；它不僅為人類提供了強有力的改造自然的工具，而且還開拓了一個廣闊的發展空間。?

半導體集成電路已成為電子工業的基礎，人們對電子工業的巨大需求，促使該領域的發展十分迅速；在過去的幾十年中，電子工業的迅猛發展對社會發展及國民經濟產生了巨大的影響；目前，電子工業已成為世界上規模最大的工業，在全球市場中占據著很大的份額，產值已經超過了10000億美元。?

硅材料作為半導體材料應用經歷了50多年，傳統的Si?CMOS和BiCMOS技術以其低功耗、低噪聲、高輸入阻抗、高集成度、可靠性好等優點在集成電路領域占據著主導地位，并按照摩爾定律不斷的向前發展；目前，全球90%的半導體市場中，都是Si基集成電路。?

但是隨著器件特征尺寸減小、集成度和復雜性的增強，出現了一系列涉及材料、器件物理、器件結構和工藝技術等方面的新問題；特別是當IC芯片特征尺寸進入納米尺度，從器件角度看，納米尺度器件中的短溝效應、強場效應、量子效應、寄生參量的影響、工藝參數漲落等問題對器件泄漏電流、亞閾特性、?開態、關態電流等性能的影響越來越突出，電路速度和功耗的矛盾也將更加嚴重，另一方面，隨著無線移動通信的飛速發展，對器件和電路的性能，如頻率特性、噪聲特性、封裝面積、功耗和成本等提出了更高的要求，傳統硅基工藝制備的器件和集成電路尤其是模擬和混合信號集成電路，越來越無法滿足新型、高速電子系統的需求。?

Si材料的優良特性，特別是能方便地形成極其有用的絕緣膜——SiO₂膜和Si₃N₄膜，從而能夠利用Si材料實現最廉價的集成電路工藝，發展至今，全世界數以萬億美元的設備和技術投入，已使Si基工藝形成了非常強大的產業能力；同時，長期的科研投入也使人們對Si及其工藝的了解，達到十分深入、透徹的地步，因此在集成電路產業中，Si技術是主流技術，Si集成電路產品是主流產品，占集成電路產業的90％以上；在Si集成電路中以雙極晶體管作為基本結構單元的模擬集成電路在電子系統中占據著重要的地位，隨著Si技術的發展，Si雙極晶體管的性能也獲得了大幅的提高。?

為了提高器件及集成電路的性能，研究人員借助新型的半導體材料如：GaAs、InP等，以獲得適于無線移動通信發展的高速器件及集成電路；盡管GaAs和InP基化合物器件頻率特性優越，但其制備工藝比Si工藝復雜、成本高，大直徑單晶制備困難、機械強度低，散熱性能不好，與Si工藝難兼容以及缺乏像SiO₂那樣的鈍化層等因素限制了它的廣泛應用和發展。?

因此，目前工業界在制造大規模集成電路尤其是數模混合集成電路時，仍然采用Si?BiCMOS（Si?BiCMOS為Si雙極晶體管BJT+Si?CMOS）。?

今年開發出利用絕緣表面上存在有較薄的單晶半導體層的SOI（Silicon?on?Insulator:絕緣體上硅）襯底來代替大塊狀硅片的集成電路，通過使用SOI襯底，可以減小晶體管的漏極與襯底間的寄生電容，為此SOI襯底因其可以提高半導體集成電路的性能而受到矚目。?

發明內容

本發明的目的在于提供一種SOI?BJT、雙應變平面BiCMOS集成器件及制備方法，以實現在不改變現有設備和增加成本的條件下，制備出22～45nm的SOI?BJT、雙應變平面BiCMOS集成器件及集成電路。?

本發明的目的在于提供一種SOI?BJT、雙應變平面BiCMOS集成器件，采用SOI普通Si雙極晶體管，應變Si平面溝道NMOS器件和應變SiGe平面溝道PMOS器件。?

進一步、NMOS器件導電溝道為應變Si材料，沿溝道方向為張應變。?

進一步、PMOS器件導電溝道為應變SiGe材料，沿溝道方向為壓應變。?

進一步、在同一個SOI襯底上雙極器件采用體Si材料制備。?

進一步、PMOS器件采用量子阱結構。?

本發明的另一目的在于提供一種SOI?BJT、雙應變平面BiCMOS集成器件的制備方法，該制備方法包括如下步驟：?