[發(fā)明專利]一種應(yīng)變SiGe垂直CMOS集成器件及制備方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201210244396.5
• 申請(qǐng)日: 2012-07-16
• 公開（公告）號(hào): CN102832218A
• 公開（公告）日: 2012-12-19
• 發(fā)明（設(shè)計(jì)）人: 宋建軍;胡輝勇;王斌;張鶴鳴;宣榮喜;舒斌;周春宇;郝躍
• 申請(qǐng)（專利權(quán)）人: 西安電子科技大學(xué)
• 主分類號(hào): H01L27/092
• 分類號(hào): H01L27/092;H01L21/8238;H01L29/423;H01L21/28
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種應(yīng)變SiGe垂直CMOS集成器件及制備方法。

背景技術(shù)

半導(dǎo)體集成電路是電子工業(yè)的基礎(chǔ)，人們對(duì)電子工業(yè)的巨大需求，促使該領(lǐng)域的發(fā)展十分迅速。在過去的幾十年中，電子工業(yè)的迅猛發(fā)展對(duì)社會(huì)發(fā)展及國民經(jīng)濟(jì)產(chǎn)生了巨大的影響。目前，電子工業(yè)已成為世界上規(guī)模最大的工業(yè)，在全球市場中占據(jù)著很大的份額，產(chǎn)值已經(jīng)超過了10000億美元。

Si?CMOS集成電路具有低功耗、高集成度、低噪聲和高可靠性等優(yōu)點(diǎn)，在半導(dǎo)體集成電路產(chǎn)業(yè)中占據(jù)了支配地位。然而隨著集成電路規(guī)模的進(jìn)一步增大、器件特征尺寸的減小、集成度和復(fù)雜性的增加，尤其是器件特征尺寸進(jìn)入納米尺度以后，Si?CMOS器件的材料、物理特征的局限性逐步顯現(xiàn)了出來，限制了Si集成電路及其制造工藝的進(jìn)一步發(fā)展。盡管微電子學(xué)在化合物半導(dǎo)體和其它新材料方面的研究及在某些領(lǐng)域的應(yīng)用取得了很大進(jìn)展，但遠(yuǎn)不具備替代硅基工藝的條件。而且根據(jù)科學(xué)技術(shù)的發(fā)展規(guī)律，一種新的技術(shù)從誕生到成為主力技術(shù)一般需要二三十年的時(shí)間。所以，為了滿足傳統(tǒng)性能提高的需要，增強(qiáng)SiCMOS的性能被認(rèn)為是微電子工業(yè)的發(fā)展方向。

采用應(yīng)變Si、SiGe技術(shù)是通過在傳統(tǒng)的體Si器件中引入應(yīng)力來改善遷移率，提高器件性能。可使硅片生產(chǎn)的產(chǎn)品性能提高30%～60%，而工藝復(fù)雜度和成本卻只增加1%～3%。對(duì)現(xiàn)有的許多集成電路生產(chǎn)線而言，如果采用應(yīng)變SiGe材料不但可以在基本不增加投資的情況下使生產(chǎn)出來的Si?CMOS集成電路芯片性能明顯改善，而且還可以大大延長花費(fèi)巨額投資建成的集成電路生產(chǎn)線的使用年限。

隨著器件特征尺寸進(jìn)入亞50納米階段，在對(duì)應(yīng)變Si、SiGe?CMOS平面結(jié)構(gòu)的研究過程中也遇到了諸多難題：短溝道效應(yīng)、熱載流子效應(yīng)等使得器件尺寸無法進(jìn)一步縮小；柵氧化層厚度的減薄導(dǎo)致氧化層擊穿，遂穿電流使閾值電壓漂移；多晶硅耗盡效應(yīng)和多晶硅的電阻對(duì)閾值電壓的影響也越來越大等，這些都使器件及電路性能無法繼續(xù)按照摩爾定律的發(fā)展規(guī)律發(fā)展下去，研究新結(jié)構(gòu)的器件就變的尤為重要。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種應(yīng)變SiGe垂直CMOS集成器件及制備方法，實(shí)現(xiàn)了SiGe材料應(yīng)用應(yīng)力的各向異性提高電子和空穴遷移率。本發(fā)明制備出導(dǎo)電溝道為22～45nm的應(yīng)變SiGe垂直CMOS集成器件及電路，提高了器件與集成電路的性能。

本發(fā)明的目的在于提供一種應(yīng)變SiGe垂直CMOS器件，溝道區(qū)為應(yīng)變SiGe材料，且NMOS在溝道方向?yàn)閺垜?yīng)變，PMOS在溝道方向?yàn)閴簯?yīng)變。

進(jìn)一步、垂直NMOS導(dǎo)電溝道為回型，且溝道方向與襯底表面垂直。

本發(fā)明的另一目的在于提供一種應(yīng)變SiGe垂直CMOS集成器件及電路制備方法，包括如下步驟：

第一步、選取摻雜濃度為1×10¹⁵～1×10¹⁶cm^-3的P型Si襯底片；

第二步、利用化學(xué)汽相淀積（CVD）的方法，在600～750℃，在襯底上連續(xù)生長五層材料：第一層是厚度為0.5～1.0μm的N型Si外延層，摻雜濃度為5×10¹⁹～1×10²⁰cm^-3，作為NMOS漏區(qū)；第二層是厚度為3~5nm的N型應(yīng)變SiGe層，摻雜濃度為1～5×10¹⁸cm^-3，Ge組分為10％，作為NMOS的第一N型輕摻雜源漏結(jié)構(gòu)（N-LDD）層；第三層是厚度為22～45nm的P型應(yīng)變SiGe層，摻雜濃度為5×10¹⁶～5×10¹⁷cm^-3，Ge組分為梯度分布，下層為10％，上層為20～30%的梯度分布，作為NMOS溝道區(qū)；第四層是厚度為3~5nm的N型應(yīng)變SiGe層，摻雜濃度為1～5×10¹⁸cm^-3，Ge組分為為20～30%，作為NMOS的第二N型輕摻雜源漏結(jié)構(gòu)（N-LDD）層；第五層是厚度為200～400nm的N型Si層，摻雜濃度為5×10¹⁹～1×10²⁰cm^-3，作為NMOS源區(qū)；