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[發明專利]發光控制電路、發光控制方法和移位寄存器有效

專利信息
申請號: 201210244368.3 申請日: 2012-07-13
公開(公告)號: CN102760406A 公開(公告)日: 2012-10-31
發明(設計)人: 金泰逵;金馝奭;王穎 申請(專利權)人: 京東方科技集團股份有限公司
主分類號: G09G3/32 分類號: G09G3/32
代理公司: 北京銀龍知識產權代理有限公司 11243 代理人: 許靜;趙愛軍
地址: 100015 *** 國省代碼: 北京;11
權利要求書: 查看更多 說明書: 查看更多
摘要:
搜索關鍵詞: 發光 控制電路 控制 方法 移位寄存器
【說明書】:

技術領域

發明涉及有機發光顯示領域,尤其涉及一種發光控制電路、發光控制方法和移位寄存器。

背景技術

有機發光顯示二極管(OLED)由于具有高亮度、寬視角、較快的響應速度等優點,已越來越多地被應用于高性能顯示中。傳統的無源矩陣有機發光顯示二極管(PMOLED)隨著顯示尺寸的增大,需要更短的單個像素的驅動時間,因而需要增大瞬態電流,增加功耗;同時大電流的應用會造成ITO線上壓降過大,并使OLED工作電壓過高,進而降低其效率。而有源矩陣有機發光顯示二極管(AMOLED)通過開關管逐行掃描輸入OLED電流,可以很好地解決這些問題。

對于AMOLED(有源矩陣有機發光二極管)顯示,不僅需要產生行選通信號,控制與該柵線相連像素的開/關狀態,還需要對于有機發光顯示二極管的開/關狀態進行控制,該有機發光顯示二極管的狀態控制信號對于P型晶體管構成的AMOLED顯示背板是一正電平信號,來確保在顯示數據寫入像素單元的過程中,OLED器件處于關閉狀態,而當顯示數據寫入像素單元之后,OLED器件開啟發光,以此來確保顯示圖像不會由于像素電路在數據的寫入時的不穩定狀態發生閃爍。

發明內容

本發明的主要目的在于提供一種發光控制電路、發光控制方法和移位寄存器,可以確保在顯示數據寫入像素單元的過程中,OLED器件處于關閉狀態,而顯示數據寫入像素單元后,OLED器件開啟發光,從而確保顯示圖像不會由于像素電路在數據的寫入的不穩定狀態發生閃爍。

為了達到上述目的,本發明提供了一種發光控制電路,用于產生在AMOLED中控制OLED發光的發光控制信號,所述發光控制信號與柵極驅動信號反相;

所述發光控制電路包括輸入端、輸入采樣單元、輸出單元、復位單元、輸出拉低單元和發光控制信號輸出端,其中,

所述輸出拉低單元與所述發光控制信號輸出端連接;

所述輸入采樣單元,分別與所述輸入端、第一時鐘信號輸入端和所述輸出拉低單元連接,用于在第一時鐘信號的控制下對輸入信號進行采樣,并將采樣得到的信號通過所述輸出拉低單元傳送至所述發光控制信號輸出端;

所述輸出單元,分別與所述輸入采樣單元、第二時鐘信號輸入端和所述發光控制信號輸出端連接,用于在所述輸入采樣單元對輸入信號進行采樣后,在第二時鐘信號的控制下產生發光控制信號,并將該發光控制信號傳送至所述發光控制信號輸出端;

所述復位單元,分別與第三時鐘信號輸入端和所述輸出拉低單元連接,用于在第三時鐘信號的控制下向所述輸出拉低單元發出復位控制信號;

所述輸出拉低單元,用于根據該復位控制信號對所述發光控制信號進行復位。

實施時,所述輸入采樣單元包括第一薄膜晶體管和第二薄膜晶體管;

第一薄膜晶體管,柵極與第一時鐘信號輸入端連接,源極與所述輸出單元連接,漏極與所述輸入端連接;

第二薄膜晶體管,柵極與第一時鐘信號輸入端連接,源極與輸出單元連接,漏極與驅動電源的低電平輸出端連接。

實施時,所述輸出單元包括第三薄膜晶體管、第四薄膜晶體管、第五薄膜晶體管、第六薄膜晶體管、第七薄膜晶體管、第一電容和第二電容;

第三薄膜晶體管,柵極與第一薄膜晶體管的源極連接,源極與第四薄膜晶體管的柵極連接,漏極與第二時鐘信號輸入端連接;

第四薄膜晶體管,柵極與第三薄膜晶體管的源極連接,源極與第六薄膜晶體管的柵極連接,漏極與驅動電源的低電平輸出端連接;

第五薄膜晶體管,柵極與第二時鐘信號輸入端連接,源極與驅動電源的高電平輸出端連接,漏極與第二薄膜晶體管的源極連接;

第六薄膜晶體管,源極與驅動電源的高電平輸出端連接,漏極與第十二薄膜晶體管的源極連接;

第七薄膜晶體管,柵極與第二時鐘信號輸入端連接,源極與驅動電源的高電平輸出端連接,漏極與第十三薄膜晶體管的源極連接;

第一電容,連接于第三薄膜晶體管的柵極與源極之間;

第二電容,連接于第六薄膜晶體管的柵極和驅動電源的低電平輸出端之間。

實施時,所述復位單元包括第八薄膜晶體管和第九薄膜晶體管;

第八薄膜晶體管,柵極與第三時鐘信號輸入端連接,源極與驅動電源的高電平輸出端連接,漏極與第一薄膜晶體管的源極連接;

第九薄膜晶體管,柵極與第三時鐘信號輸入端連接,源極與第二薄膜晶體管的源極連接,漏極與驅動電源的低電平輸出端連接。

實施時,所述輸出拉低單元包括第十薄膜晶體管、第十一薄膜晶體管、第十二薄膜晶體管、第十三薄膜晶體管、第三電容、第四電容、第五電容和第六電容;

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