[發明專利]一種雙多晶雙應變混合晶面Si基BiCMOS集成器件及制備方法

有效

• 申請號: 201210244314.7
• 申請日: 2012-07-16
• 公開（公告）號: CN102738161A
• 公開（公告）日: 2012-10-17
• 發明（設計）人: 張鶴鳴;呂懿;胡輝勇;王海棟;宋建軍;宣榮喜;舒斌;郝躍
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L21/8249;H01L21/28
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1.一種雙多晶雙應變混合晶面Si基BiCMOS集成器件，其特征在于，NMOS器件和PMOS器件均為應變Si?MOS器件，雙極器件為雙多晶SiGe?HBT。

2.根據權利要求1所述的雙多晶雙應變混合晶面Si基BiCMOS集成器件，其特征在于，NMOS器件的導電溝道為應變Si材料，NMOS器件的導電溝道為張應變Si材料，NMOS器件的導電溝道為平面溝道。

3.根據權利要求1所述的雙多晶雙應變混合晶面Si基BiCMOS集成器件，其特征在于，PMOS器件的導電溝道為應變Si材料，PMOS器件的導電溝道為壓應變Si材料，PMOS器件的導電溝道為垂直溝道。

4.根據權利要求1所述的雙多晶雙應變混合晶面Si基BiCMOS集成器件，其特征在于，NMOS器件制備在晶面為（100）的SOI襯底上，PMOS器件制備在晶面為（110）的襯底上。

5.根據權利要求1所述的雙多晶雙應變混合晶面Si基BiCMOS集成器件，其特征在于，SiGe?HBT器件的基區為應變SiGe材料。

6.根據權利要求1所述的雙多晶雙應變混合晶面Si基BiCMOS集成器件，其特征在于，SiGe?HBT器件的發射極和基極采用多晶硅材料。

7.一種雙多晶雙應變混合晶面Si基BiCMOS集成器件的制備方法，其特征在于，包括如下步驟：

第一步、選取兩片N型摻雜的Si片，其中一片晶面為（110），一片晶面為（100），兩片摻雜濃度均為1~5×10¹⁵cm^-3，對兩片Si片表面進行氧化，氧化層厚度為0.5~1μm；將晶面為（100）的一片作為上層的基體材料，并在該基體材料中注入氫，將晶面為（110）的一片作為下層的基體材料；采用化學機械拋光（CMP）工藝對兩個氧化層表面進行拋光；

第二步、將兩片Si片氧化層相對置于超高真空環境中在350～480℃的溫度下實現鍵合；將鍵合后的Si片溫度升高100～200℃，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留100~200nm的Si材料，并在其斷裂表面進行化學機械拋光（CMP），形成SOI襯底；

第三步、利用化學汽相淀積（CVD）的方法，在600～750℃，在襯底表面生長Si外延層，厚度為2～3μm，N型摻雜，摻雜濃度為1×10¹⁶～1×10¹⁷cm^-3，作為集電區；

第四步、利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為200~300nm的SiO₂層和一層厚度為100~200nm的SiN層；光刻基區，利用干法刻蝕，刻蝕出深度為200nm的基區區域，在襯底表面生長三層材料：第一層是SiGe層，Ge組分為15~25％，厚度為20~60nm，P型摻雜，摻雜濃度為5×10¹⁸~5×10¹⁹cm^-3，作為基區；第二層是未摻雜的本征Si層，厚度為10~20nm；第三層是未摻雜的本征Poly-Si層，厚度為200～300nm，作為基極和發射區；

第五步、利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為200~300nm的SiO₂層和一層厚度為100~200nm的SiN層；光刻器件間深槽隔離區域，在深槽隔離區域干法刻蝕出深度為5μm的深槽，利用化學汽相淀積（CVD）方法，在600～800℃，在深槽內填充SiO₂；

第六步、用濕法刻蝕掉表面的SiO₂和SiN層，再利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為200~300nm的SiO₂層和一層厚度為100~200nm的SiN層；光刻集電區淺槽隔離區域，在淺槽隔離區域干法刻蝕出深度為180~300nm的淺槽，利用化學汽相淀積（CVD）方法，在600～800℃，在淺槽內填充SiO₂；

第七步、用濕法刻蝕掉表面的SiO₂和SiN層，再利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為200~300nm的SiO₂層和一層厚度為100~200nm的SiN層；光刻基區淺槽隔離區域，在淺槽隔離區域干法刻蝕出深度為215~325nm的淺槽，利用化學汽相淀積（CVD）方法，在600～800℃，在淺槽內填充SiO₂；

第八步、用濕法刻蝕掉表面的SiO₂和SiN層，利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為300~500nm的SiO₂層；光刻基極區域，對該區域進行P型雜質注入，使基極接觸區摻雜濃度為1×10¹⁹～1×10²⁰cm^-3，形成基極接觸區域；

第九步、光刻發射區域，對該區域進行N型雜質注入，使摻雜濃度為1×10¹⁷～5×10¹⁷cm^-3，形成發射區；

第十步、光刻集電極區域，并利用化學機械拋光（CMP）的方法，去除集電極區域的本征Si層和本征Poly-Si層，對該區域進行N型雜質注入，使集電極接觸區摻雜濃度為1×10¹⁹～1×10²⁰cm^-3，形成集電極接觸區域。并對襯底在950～1100℃溫度下，退火15～120s，進行雜質激活，形成SiGe?HBT器件；

第十一步、在襯底表面熱氧化一層厚度為300～500nm的SiO₂層，光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為3~5μm的深槽；利用化學汽相淀積（CVD）的方法，在600～800℃，在深槽內填充SiO₂，用化學機械拋光（CMP）方法，去除表面多余的氧化層，形成深槽隔離；

第十二步、光刻PMOS器件有源區，在PMOS器件有源區，利用干法刻蝕，刻蝕出深度為3.4～5.8μm的深槽，將中間的氧化層刻透；利用化學汽相淀積（CVD）方法，在600～750℃，在（110）晶面襯底的PMOS器件有源區上選擇性外延生長七層材料：第一層是N型Si緩沖層，厚度為1.5～2.5μm，摻雜濃度為1～5×10¹⁵cm^-3；第二層是厚度為1.5～2μm的N型SiGe漸變層，底部Ge組分是0％，頂部Ge組分是15～25%，摻雜濃度為1～5×10¹⁵cm^-3；第三層是Ge組分為15～25%，厚度為200～400nm的P型SiGe層，摻雜濃度為5～10×10²⁰cm^-3，作為PMOS器件的漏區；第四層是厚度為3~5nm?P型應變Si層，摻雜濃度為1～5×10¹⁸cm^-3，作為第一P型輕摻雜源漏結構（P-LDD）層；第五層是厚度為22～45nm的N型應變Si作為溝道區，摻雜濃度為5×10¹⁶～5×10¹⁷cm^-3；第六層是厚度為3~5nm的P型應變Si層，摻雜濃度為1～5×10¹⁸cm^-3，作為第二P型輕摻雜源漏結構（P-LDD）層；第七層是Ge組分為15～25%，厚度為200～400nm的P型SiGe，摻雜濃度為5～10×10¹⁹cm^-3，作為PMOS器件的源區；

第十三步、光刻NMOS器件有源區，在NMOS器件有源區，利用干法刻蝕，刻蝕出深度為1.9～2.8μm的深槽，利用化學汽相淀積（CVD）方法，在600～750℃，在（100）晶面襯底的NMOS器件有源區上選擇性外延生長四層材料：第一層是厚度為200～400nm的P型Si緩沖層，摻雜濃度為1～5×10¹⁵cm^-3；第二層是厚度為1.5～2μm的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15～25%，摻雜濃度為1～5×10¹⁵cm^-3，第三層是Ge組分為15～25%，厚度為200～400nm的P型SiGe層，摻雜濃度為1～5×10¹⁶cm^-3；第四層是厚度為15～20nm的N型應變Si層，摻雜濃度為5×10¹⁶～5×10¹⁷cm^-3作為NMOS器件的溝道；

第十四步、在襯底表面利用化學汽相淀積（CVD）方法，在600～800℃，淀積一層SiO₂緩沖層和一層SiN，刻蝕出漏溝槽窗口，利用干法刻蝕工藝，在PMOS器件漏區域刻蝕出深度為0.3～0.7μm漏溝槽；利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積一層SiO₂，形成PMOS器件漏溝槽側壁隔離；利用干法刻蝕去除平面的SiO₂層，只保留PMOS器件漏溝槽側壁SiO₂層；利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積摻雜濃度為1～5×10²⁰cm^-3的P型Poly-Si，將PMOS器件漏溝槽填滿，再去除掉PMOS器件漏溝槽表面以外的Poly-SiGe，形成漏連接區；

第十五步、利用干法刻蝕工藝，在PMOS器件柵區域刻蝕出深度為0.5～0.9μm柵溝槽；利用原子層化學汽相淀積（ALCVD）方法，在300～400℃，在襯底表面淀積厚度為6～10nm的高介電常數的HfO₂層，作為PMOS器件柵介質層；利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積摻雜濃度為1～5×10²⁰cm^-3的P型Poly-SiGe，Ge組分為10～30%，將PMOS器件柵溝槽填滿，再去除掉PMOS器件柵溝槽表面以外的Poly-SiGe和SiO₂層作為柵區，形成PMOS器件；

第十六步、刻蝕出NMOS器件有源區，利用原子層化學汽相淀積（ALCVD）方法，在300～400℃，在襯底表面淀積厚度為6～10nm的高介電常數的HfO₂層，作為NMOS器件柵介質層；再淀積一層本征Poly-SiGe，厚度為100～300nm，Ge組分為10～30%，刻蝕NMOS器件柵極；光刻NMOS器件有源區，對NMOS器件進行N型離子注入，形成摻雜濃度為1～5×10¹⁸cm^-3的N型輕摻雜源漏結構（N-LDD）；在整個襯底淀積一厚度為3～5nm的SiO₂層，干法刻蝕掉這層SiO₂，作為NMOS器件柵極側墻，形成NMOS器件柵極；

第十七步、在NMOS器件有源區進行N型磷離子注入，自對準生成NMOS器件的源區和漏區，使源區和漏區摻雜濃度達到1～5×10²⁰cm^-3；

第十八步、光刻引線窗口，在整個襯底上濺射一層金屬鈦（Ti），合金，光刻引線，構成導電溝道為22～45nm的雙多晶、雙應變混合晶面Si基BiCMOS集成器件。