[發明專利]一種基于SiGe HBT的三應變BiCMOS集成器件及制備方法

有效

• 申請號: 201210244089.7
• 申請日: 2012-07-16
• 公開（公告）號: CN102790052A
• 公開（公告）日: 2012-11-21
• 發明（設計）人: 胡輝勇;宋建軍;宣榮喜;周春宇;張鶴鳴;李妤晨;舒斌;郝躍
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L21/8249
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.?一種基于SiGe?HBT的三應變BiCMOS集成器件，其特征在于，構成該BiCMOS集成器件的三種器件分別為：應變Si平面溝道?NMOS器件、應變SiGe平面溝道PMOS器件及SiGe?HBT器件。

2.根據權利要求1所述的基于SiGe?HBT的三應變BiCMOS集成器件，其特征在于，NMOS器件導電溝道為應變Si材料，沿溝道方向為張應變。

3.根據權利要求1所述的基于SiGe?HBT的三應變BiCMOS集成器件，其特征在于，PMOS器件導電溝道為應變SiGe材料，沿溝道方向為壓應變。

4.根據權利要求1所述的基于SiGe?HBT的三應變BiCMOS集成器件，其特征在于，PMOS器件采用量子阱結構。

5.根據權利要求1所述的基于SiGe?HBT的三應變BiCMOS集成器件，其特征在于，SiGe?HBT器件的基區為應變SiGe材料。

6.根據權利要求1所述的基于SiGe?HBT的三應變BiCMOS集成器件，其特征在于，SiGe?HBT器件為平面結構。

7.一種基于SiGe?HBT的三應變BiCMOS集成器件的制備方法，其特征在于，包括如下步驟：

第一步、選取摻雜濃度為5×10¹⁴～5×10¹⁵cm^-3的P型Si片作為襯底；

第二步、在襯底表面熱氧化一厚度為300～500nm的SiO₂層，光刻埋層區域，對埋層區域進行N型雜質的注入，并在800～950℃，退火30～90min激活雜質，形成N型重摻雜埋層區域；

第三步、去除表面多余的氧化層，外延生長一層厚度為2～3μm的N型Si?外延層，作為集電區，該層摻雜濃度為1×10¹⁶～1×10¹⁷cm^-3；

第四步、利用化學汽相淀積（CVD）的方法，在600～750℃，在襯底上生長一層厚度為20~60nm的SiGe層，作為基區，該層Ge組分為15~25%，摻雜濃度為5×10¹⁸~5×10¹⁹cm^-3；

第五步、利用化學汽相淀積（CVD）的方法，在600～750℃，在襯底上生長一層厚度為100～200nm的N型Si層，作為發射區，該層摻雜濃度為1×10¹⁷～5×10¹⁷cm^-3；

第六步、在襯底表面熱氧化一層厚度為300～500nm的SiO₂層，光刻隔離區域，利用干法刻蝕工藝，在深槽隔離區域刻蝕出深度為3~5μm的深槽；利用化學汽相淀積（CVD）的方法，在600～800℃，在深槽內填充SiO₂，用化學機械拋光（CMP）方法，去除表面多余的氧化層，形成深槽隔離；

第七步、用濕法刻蝕掉表面的SiO₂和SiN層，利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為200~300nm的SiO₂層和一層厚度為100~200nm的SiN層；光刻集電區淺槽隔離區域，在淺槽隔離區域干法刻蝕出深度為180~300nm的淺槽，利用化學汽相淀積（CVD）方法，在600～800℃，在淺槽內填充SiO₂；

第八步、用濕法刻蝕掉表面的SiO₂和SiN層，利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為200~300nm的SiO₂層和一層厚度為100~200nm的SiN層；光刻基區淺槽隔離區域，在淺槽隔離區域干法刻蝕出深度為105~205nm的淺槽，利用化學汽相淀積（CVD）方法，在600～800℃，在淺槽內填充SiO₂；

第九步、用濕法刻蝕掉表面的SiO₂和SiN層，利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為300~500nm的SiO₂層；光刻集電極區域，對該區域進行N型雜質注入，使集電極接觸區摻雜濃度為1?×10¹⁹～1×10²⁰cm^-3，形成集電極接觸區域；

第十步、光刻基極區域，對該區域進行P型雜質注入，使基極接觸區摻雜濃度為1×10¹⁹～1×10²⁰cm^-3，形成基極接觸區域，并對襯底在950～1100℃溫度下，退火15～120s，進行雜質激活，形成SiGe?HBT；在襯底表面利用化學汽相淀積（CVD）的方法，在600～800℃，淀積一SiO?₂層；

第十一步、光刻NMOS器件有源區，利用干法刻蝕工藝，在NMOS器件有源區刻蝕出深度為1.92～2.82μm的深槽；然后在深槽中，利用化學汽相淀積（CVD）的方法，在600～750℃，連續生長四層材料：第一層是厚度為200～400nm的P型Si緩沖層，摻雜濃度為5×10¹⁵～5×10¹⁶cm^-3，第二層是厚度為1.5～2μm的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15～25%，摻雜濃度為5×10¹⁵～5×10¹⁶cm^-3，第三層是Ge組分為15～25%，厚度為200～400nm的P型SiGe層，摻雜濃度為5×10¹⁶～5×10¹⁷cm^-3，第四層是厚度為15～20nm的P型應變Si層，摻雜濃度為5×10?¹⁶～5×10¹⁷cm^-3作為NMOS器件的溝道，形成NMOS器件有源區；

第十二步、利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層SiO₂，光刻PMOS器件有源區，利用干法刻蝕工藝，在PMOS器件有源區刻蝕出深度為1.92～2.82μm的深槽；然后在深槽中利用化學汽相淀積（CVD）的方法，在600～750℃，選擇性外延生長三層材料：第一層是厚度為1.9～2.8μm的N型弛豫Si層，摻雜濃度為5×10¹⁶～5×10¹⁷cm^-3；第二層是厚度為12～15nm的N型應變SiGe層，摻雜濃度為5×10¹⁶～5×10¹⁷cm^-3，Ge組分為15～25%；第三層是厚度為3～5nm的本征弛豫Si層，形成PMOS器件有源區。利用濕法腐蝕，刻蝕掉表面的層SiO₂；

第十三步、利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為3～5nm的SiO₂，作為NMOS器件和PMOS器件的柵介質層，?然后再利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積一層厚度為200～300nm的Poly-Si，刻蝕Poly-Si和SiO₂層，形成NMOS器件和PMOS器件的虛柵；

第十四步、光刻NMOS器件有源區，對NMOS器件進行N型離子注入，形成摻雜濃度為1～5×10¹⁸cm^-3的N型輕摻雜源漏結構（N-LDD）；光刻PMOS器件有源區，對PMOS器件進行P型離子注入，形成摻雜濃度為1～5×10¹⁸cm^-3的P型輕摻雜源漏結構（P-LDD）；

第十五步、利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面上淀積一層厚度為3～5nm的SiO₂，利用干法刻蝕，刻蝕襯底表面上的SiO₂，保留Ploy-Si側壁部分，形成NMOS器件和PMOS器件柵電極側墻；光刻NMOS器件有源區，對NMOS器件進行N型離子注入，自對準生成雜質濃度為5×10¹⁹～1×10²⁰cm^-3的NMOS器件源漏區；光刻PMOS器件有源區，對PMOS器件進行P型離子注入，自對準生成雜質濃度為5×10¹⁹～1×10²⁰cm^-3的PMOS器件源漏區；

第十六步、利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層厚度為400～500nm的SiO₂層；利用化學機械拋光（CMP）方法平整表面，再用干法刻蝕工藝刻蝕表面SiO₂至虛柵上表面，露出虛柵；濕法刻蝕虛柵，在柵電極處形成一個凹槽；利用化學汽相淀積（CVD）的方法，在600～800℃，在襯底表面淀積一層SiON，厚度為1.5~5nm；利用物理氣相沉積（PVD）的方法，淀積W-TiN復合柵，利用化學機械拋光（CMP）方法去掉表面的金屬，以W-TiN作為化學機械拋光（CMP）的終止層，從而形成NMOS器件和PMOS器件柵極；

第十七步、利用化學汽相淀積（CVD）方法，在600～800℃，在襯底表面淀積SiO₂層，?光刻引線窗口，在整個襯底上濺射一層金屬，合金，自對準形?成金屬硅化物，清洗表面多余的金屬，淀積金屬，光刻引線，形成MOS器件的漏極、源極和柵極以及雙極器件的發射極、基極和集電極金屬引線，構成導電溝道為22～45nm的基于SiGe?HBT的三應變BiCMOS集成器件。