[發(fā)明專利]半導(dǎo)體器件制造方法

在審

• 申請?zhí)枺?/td>: 201210240530.4
• 申請日: 2012-07-11
• 公開（公告）號: CN103545208A
• 公開（公告）日: 2014-01-29
• 發(fā)明（設(shè)計）人: 尹海洲;張珂珂
• 申請（專利權(quán)）人: 中國科學(xué)院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京藍(lán)智輝煌知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11345
• 代理人: 陳紅

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，更具體地，涉及一種降低提升源漏中寄生電阻的方法。

背景技術(shù)

隨著集成電路工藝持續(xù)發(fā)展，特別是器件尺寸不斷等比例縮減，傳統(tǒng)的MOSFET中各種寄生效應(yīng)變得越來越突出。例如源漏寄生電阻在長溝道時遠(yuǎn)小于溝道區(qū)電阻而可以忽略，但是隨著器件等比例縮小、溝道區(qū)本征電阻減小，源漏區(qū)電阻特別是接觸電阻隨著尺寸減小而迅速增加，使得等效工作電壓下降。

為了減小源漏電阻，現(xiàn)有技術(shù)中在源漏區(qū)上特別是與源漏區(qū)相接的源漏接觸孔中形成金屬硅化物以降低源漏接觸塞與源漏區(qū)之間的接觸電阻。然而，隨著器件尺寸持續(xù)縮小，金屬硅化物與源漏區(qū)之間、以及金屬硅化物與源漏接觸塞之間的接觸面積相應(yīng)地隨之減小，這種傳統(tǒng)的接觸結(jié)構(gòu)不足以利用低電阻率的金屬硅化物完全抵消尺寸縮減帶來的寄生電阻增大，器件性能仍然不佳。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明的目的在于降低提升源漏中寄生電阻，從而有效提高半導(dǎo)體器件的性能。

實現(xiàn)本發(fā)明的上述目的，是通過提供一種半導(dǎo)體器件制造方法，包括：在襯底上形成柵極堆疊結(jié)構(gòu)和柵極側(cè)墻；在柵極堆疊結(jié)構(gòu)和柵極側(cè)墻兩側(cè)襯底上形成提升源漏區(qū)；在整個器件上沉積下層層間介質(zhì)層，并且平坦化下層層間介質(zhì)層以及柵極堆疊結(jié)構(gòu)，直至暴露提升源漏區(qū)；在提升源漏區(qū)上選擇性外延生長形成源漏外延區(qū)；在源漏外延區(qū)上形成上層層間介質(zhì)層；刻蝕上層層間介質(zhì)層直達(dá)源漏外延區(qū)，形成源漏接觸孔；在源漏接觸孔中形成金屬硅化物。

其中，形成柵極側(cè)墻之前還包括在柵極堆疊結(jié)構(gòu)兩側(cè)襯底中形成輕摻雜源漏區(qū)。

其中，形成柵極側(cè)墻之前或者之后，還包括在襯底中溝道區(qū)兩側(cè)形成暈狀源漏摻雜區(qū)。

其中，柵極堆疊結(jié)構(gòu)為假柵極堆疊結(jié)構(gòu)，包括柵極絕緣層和柵極填充層。

其中，柵極填充層為多晶硅、非晶硅、氧化硅及其組合。

其中，平坦化下層層間介質(zhì)層以及柵極堆疊結(jié)構(gòu)的步驟進一步包括：平坦化下層層間介質(zhì)層以及假柵極堆疊結(jié)構(gòu)直至暴露柵極填充層：去除柵極填充層，形成柵極溝槽；在下層層間介質(zhì)層上以及柵極溝槽中形成功函數(shù)調(diào)節(jié)層和電阻調(diào)節(jié)層；再次平坦化下層層間介質(zhì)層、功函數(shù)調(diào)節(jié)層和電阻調(diào)節(jié)層直至暴露提升源漏區(qū)。

其中，去除柵極填充層之后進一步去除柵極絕緣層，并且在形成功函數(shù)調(diào)節(jié)層之前在柵極溝槽中形成高k材料的柵極氧化層。

其中，源漏外延區(qū)的寬度大于提升源漏區(qū)的寬度。

其中，選擇性外延生長的溫度低于700℃。

其中，在形成源漏外延區(qū)的同時執(zhí)行原位摻雜，或者在形成源漏外延區(qū)之后執(zhí)行注入摻雜并退火激活。

其中，源漏外延區(qū)和／或提升源漏區(qū)包括Si、SiGe、Si：C及其組合。

其中，刻蝕形成源漏接觸孔時還刻蝕去除了部分源漏外延區(qū)。

其中，形成金屬硅化物的步驟進一步包括：在源漏接觸孔中形成金屬層；退火使得金屬層與源漏外延區(qū)反應(yīng)形成金屬硅化物；剝除未反應(yīng)的金屬層。

其中，金屬層包括Ni、Pt、Co、Ti及其組合。

依照本發(fā)明的半導(dǎo)體器件制造方法，在傳統(tǒng)的提升源漏基礎(chǔ)上再次外延形成了高于柵極堆疊結(jié)構(gòu)的提升源漏外延區(qū)，增大了源漏區(qū)體積從而減小了寄生電阻，有效提高了器件性能。

附圖說明

以下參照附圖來詳細(xì)說明本發(fā)明的技術(shù)方案，其中：

圖1為根據(jù)本發(fā)明的半導(dǎo)體器件制造方法的流程圖；以及

圖2至圖10為根據(jù)本發(fā)明的半導(dǎo)體器件制造方法各步驟的剖視圖。

具體實施方式

以下參照附圖并結(jié)合示意性的實施例來詳細(xì)說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請中所用的術(shù)語“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修飾各種器件結(jié)構(gòu)。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)的空間、次序或?qū)蛹夑P(guān)系。

參照圖1以及圖2，在襯底上形成柵極堆疊結(jié)構(gòu)和柵極側(cè)墻，在柵極堆疊結(jié)構(gòu)和柵極側(cè)墻兩側(cè)襯底上形成提升源漏區(qū)。

提供襯底1，其材質(zhì)可以是(體)Si(例如單晶Si晶片)、SOI、GeOI(絕緣體上Ge)，也可以是其他化合物半導(dǎo)體，例如GaAs、SiGe、GeSn、InP、InSb、GaN等等。優(yōu)選地，襯底1選用體Si或SOI，以便與CMOS工藝兼容。優(yōu)選地，刻蝕襯底1形成淺溝槽并隨后沉積填充氧化硅等絕緣材料而形成淺溝槽隔離(STI)1A，STI?1A包圍的襯底1區(qū)域構(gòu)成器件的有源區(qū)。