[發明專利]互連結構最小間距的測試結構及測試方法

有效

• 申請號: 201210238280.0
• 申請日: 2012-07-10
• 公開（公告）號: CN103543365A
• 公開（公告）日: 2014-01-29
• 發明（設計）人: 馮軍宏;洪中山;甘正浩
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: G01R31/02
• 分類號: G01R31/02;G01B7/14;H01L23/544
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體領域，特別涉及一種互連結構最小間距的測試結構及測試方法。

背景技術

隨著半導體技術的不斷發展，半導體器件的結構變得越來越小，用于連接各個半導體器件的互連結構的尺寸和間距也變得越來越小。在現有技術中，互連結構往往包括金屬互連線、多晶硅互連線和用于連接相鄰層金屬互連線的導電插塞。

請參考圖1，為現有技術中的互連結構的結構示意圖，包括：平行設置的第一金屬互連線01和第二金屬互連線02，位于所述第二金屬互連線02表面的導電插塞03，利用所述導電插塞03將所述第二金屬互連線02與上一層的金屬互連線電學連接。為了能有效地利用芯片面積，所述第一金屬互連線和第二金屬互連線的尺寸、間距需要盡可能的小，所述第一金屬互連線01和第二金屬互連線02的寬度接近或等于半導體工藝的特征尺寸。但由于制作工藝的限制，所述導電插塞03的直徑往往大于半導體工藝的特征尺寸，使得所述導電插塞03的直徑往往大于第二金屬互連線02的寬度，所述導電插塞03與第一金屬互連線01的間距小于所述第一金屬互連線01和第二金屬互連線02的間距，即使對應間距的所述第一金屬互連線01和第二金屬互連線02之間未有漏電流或未發生短路，所述導電插塞03與第一金屬互連線01之間也可能有漏電流或發生短路。且在實際的半導體制作過程中，所述導電插塞03可能未與第二金屬互連線02完全對準，也可能使得所述導電插塞03與第一金屬互連線01之間間距過小，可能有漏電流或發生短路。因此，對于一個半導體制造工藝，需要測試出不會造成導電插塞03與第一金屬互連線01短路的所述第一金屬互連線01和第二金屬互連線02之間的最小間距，并將所述最小間距作為設計規則，避免所述互連結構發生短路。

在現有技術中，測試方法通常包括：制作若干具有不同間距的第一金屬互連線和第二金屬互連線，并在所述第二金屬互連線表面形成導電插塞，通過檢測各個第一金屬互連線和導電插塞之間的電流，檢測不同間距的第一金屬互連線和第二金屬互連線是否發生短路，從而獲得互連結構最小間距。但利用所述測試方法只能一個一個測試，測試效率低，為了降低誤差需要對每一種間距的多組第一金屬互連線和第二金屬互連線進行測試時，測試數量更多，耗費的時間過長，且每次測試需要將測試端與第一金屬互連線、第二金屬互連線電學連接，檢測過程麻煩。

更多關于半導體工藝中的特征尺寸的測量方法請參考公開號為US2002/0177057A1的美國專利文獻。

發明內容

本發明解決的問題是提供一種互連結構最小間距的測試結構及測試方法，檢測過程簡單方便。

為解決上述問題，本發明實施例提供了一種互連結構最小間距的測試結構，包括：第一測試端、第二測試端和第三測試端，若干相同的MOS晶體管和若干相同的測試單元，所述測試單元與所述MOS晶體管一一對應；所述測試單元包括第一互連線、多個與所述第一互連線平行的第二互連線、與所述第二互連線數量相同的第三互連線，位于所述第二互連線表面的導電插塞，所述不同的第二互連線與第一互連線之間的間距各不相同，各個測試單元與第一互連線間距相同的第二互連線對應的導電插塞表面與同一第三互連線相連接；所述MOS晶體管的源極與第一測試端相連接，所述MOS晶體管的漏極與第二測試端相連接，所述MOS晶體管的柵極與所述測試單元的第一互連線電學連接，所述第三測試端與第三互連線相連接。

可選的，所述MOS晶體管為NMOS晶體管或PMOS晶體管。

可選的，所述MOS晶體管的數量為5～1000。

可選的，所述第一互連線、第二互連線為金屬互連線或多晶硅互連線。

可選的，所述第三測試端包括多個子測試端，所述子測試端與第三互連線一一對應且相連接。

可選的，所述第一互連線與各個第二互連線之間的間距按等差數列排列。

可選的，所述第二互連線、導電插塞的尺寸相同。

可選的，所述第一互連線表面也具有導電插塞。

可選的，所述第一互連線為多條互連線，每一條第一互連線與一條第二互連線相對應，每一條第一互連線與對應的第二互連線的間距各不相同。