[發明專利]芯片封裝結構

有效

• 申請號: 201210233202.1
• 申請日: 2012-07-06
• 公開（公告）號: CN103531580A
• 公開（公告）日: 2014-01-22
• 發明（設計）人: 程智修;林自強;吳嘉恩;卓均勇;陳政宏;黃如琳
• 申請（專利權）人: 聯詠科技股份有限公司
• 主分類號: H01L23/60
• 分類號: H01L23/60
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 臧建明

技術領域

本發明是有關于一種芯片封裝技術，且特別是有關于一種具有減少靜電損壞的引腳線的芯片封裝結構

背景技術

集成電路為程制造后，還需要通過封裝的制程，將核心電路封裝成芯片(chip)，僅露出對外部電路連接用的引腳(lead)。

現今有多種封裝技術，其中例如覆晶薄膜(chip?on?film，COF)的封裝技術為新的趨勢，其引腳是薄膜引腳。集成電路的連接點結構，例如是凸墊(bumping?pad)，其通過薄膜引腳電性連接到外部電路。

圖1為傳統COF封裝的凸墊與薄膜引腳之間的連接結構俯視示意圖。參閱圖1，芯片的封裝體100上有多個凸墊。每一個連接點結構102通過薄膜引腳104對外連接，其中例如以標示A、B、C、D、E、F的連接點結構102會由相同一條薄膜引腳104所連接，其一般例如是提供電源的引腳。

就一般的設計，因應靜電放電(electrostatic?discharge，ESD)的考量，每一個連接點結構102下都要有靜電放電保護電路，且同一個薄膜引腳104可能對應多個連接點結構102。也就是說，其需要多個靜電放電保護電路。在這樣的方式下，集成電路面積會被靜電放電保護電路占用，而無法有效利用有效面積。

發明內容

本發明提供一種芯片封裝結構，可以減少靜電放電保護電路的數量，而仍能維持靜電放電保護效果。

本發明一實施例提供一種芯片封裝結構，包括封裝體、第一引腳線與第二引腳線。在封裝體內的元件包括第一核心電路有至少一個第一連接點結構、至少一靜電放電保護電路有至少一個第二連接點結構、至少一個第三連接點結構、至少一內連線結構。內連線結構電性連接第二連接點結構與第三連接點結構。第一引腳線在該封裝體上，電性連接該第二連接點結構以及外部電路。第二引腳線在該封裝體上，電性連接對應的該第一連接點結構與該第三連接點結構。第二引腳線與該第一引腳線在結構上是分離的。

本發明一實施例提供一種芯片封裝結構包括封裝體、第一引腳線、第二引腳線。在該封裝體內的元件包括至少一個第一連接點結構，通過第一內連線結構與至少一個核心電路電性連接；至少一個第二連接點結構，通過第二內連線結構與一靜電放電保護電路電性連接；一第一引腳線，在該封裝體上與該第二連接點結構電性連接，且用以電性連接外部電路；以及一第二引腳線，在該封裝體上與該第一引腳線在結構上是分離的，用于該第一連接點結構的內部連接。

本發明一實施例提供一種芯片封裝結構包括第一芯片、第二芯片、內引腳線、外引腳線。內引腳線在該封裝體上用以電性連接該第一芯片與該第二芯片。外引腳線在該封裝體上，用于該第一芯片與該第二芯片電性連接到一外部電路。內引腳線與外引腳線在結構上是分離的。第一芯片與第二芯片的至少其一包括一封裝體。在封裝體內的元件包括：一第一核心電路，其上有至少一個第一連接點結構；一靜電放電保護電路，其上有至少一個第二連接點結構，電性連接該外引腳線；至少一個第三連接點結構，其中該內引腳線電性連接對應的該第一連接點結構與該第三連接點結構；以及至少一內連線結構，電性連接該第二連接點結構與該第三連接點結構。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明

圖1為傳統COF封裝的凸墊與薄膜引腳之間的連接結構俯視示意圖；

圖2為本發明所探討的傳統芯片封裝結構的剖面示意圖；

圖3為本發明所探討的傳統芯片封裝結構的剖面示意圖；

圖4為本發明一實施例的芯片封裝結構剖面示意圖；

圖5為本發明一實施例的芯片封裝結構剖面示意圖；

圖6為本發明一實施例的芯片封裝結構剖面示意圖；

圖7為本發明一實施例的芯片封裝結構剖面示意圖；

圖8為本發明一實施例的芯片封裝結構的俯視圖。

附圖標記說明：

100：封裝體；

102：連接點結構；

102’：中繼連接結構；

104：薄膜引腳；

109：內連線結構；

110：ESD保護電路；

112、112’：核心電路；

150、160、170、180：封裝體；

190：封膠層；

200、202：引腳線；

204、204’：凸塊；

206、206’：連接墊；

207、209、209’：連接點結構；

208、208’：內連線結構；