[發明專利]與深亞微米CMOS邏輯工藝兼容的嵌入式動態存儲器及制備方法

有效

• 申請號: 201210231255.X
• 申請日: 2012-07-04
• 公開（公告）號: CN102751286A
• 公開（公告）日: 2012-10-24
• 發明（設計）人: 方英嬌
• 申請（專利權）人: 無錫來燕微電子有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 無錫市大為專利商標事務所 32104
• 代理人: 曹祖良

1.一種與深亞微米CMOS邏輯工藝兼容的嵌入式動態存儲器，包括半導體基板（1）及位于所述半導體基板（1）內的至少一個存儲單元，所述存儲單元包括MOS晶體管及存儲電容；所述MOS晶體管包括晶體管源極區（11）及晶體管漏極區（12）；其特征是：所述晶體管源極區（11）內有且僅有源極重摻雜區域，且晶體管漏極區（12）內有且僅有漏極重摻雜區域。

2.根據權利要求1所述的與深亞微米CMOS邏輯工藝兼容的嵌入式動態存儲器，其特征是：所述源極重摻雜區域與漏極重摻雜區域的導電類型相同。

3.根據權利要求1或2所述的與深亞微米CMOS邏輯工藝兼容的嵌入式動態存儲器，其特征是：所述源極重摻雜區域與漏極重摻雜區域為向半導體基板（1）內注入N型雜質離子形成。

4.根據權利要求1所述的與深亞微米CMOS邏輯工藝兼容的嵌入式動態存儲器，其特征是：所述半導體基板（1）內設有阱區，半導體基板（1）的表面淀積有柵介質層（5），所述柵介質層（5）覆蓋于半導體基板（1）的表面；阱區內設有鄰域介質區域（4），所述領域介質區域（4）從阱區向外延伸出阱區外，領域介質區域（4）與上方的柵介質層（5）相接觸；柵介質層（5）上設有第一浮柵電極（6）及第二浮柵電極（7），第一浮柵電極（6）及第二浮柵電極（7）的兩側壁上均覆蓋有側面保護層（9），晶體管源極區（11）與晶體管漏極區（12）位于第二浮柵電極（7）下方的兩側；晶體管漏極區（12）內的漏極重摻雜區域位于第一浮柵電極（6）、第二浮柵電極（7）間側壁上對應相鄰的側面保護層（9）間，且晶體管漏極區（12）內的漏極重摻雜區域與第一浮柵電極（6）、第二浮柵電極（7）間側壁上相鄰的側面保護層（9）相對應；晶體管源極區（11）內的源極重摻雜區域與第二浮柵電極（7）對應遠離第一浮柵電極（6）側壁上的側面保護層（9）相對應，且晶體管源極區（11）內的源極重摻雜區域在阱區內延伸后與領域介質區域（4）相接觸。

5.根據權利要求4所述的與深亞微米CMOS邏輯工藝兼容的嵌入式動態存儲器，其特征是：所述半導體基板（1）內的阱區通過在半導體基板（1）內注入N型雜質離子或P型雜質離子形成。

6.根據權利要求4所述的與深亞微米CMOS邏輯工藝兼容的嵌入式動態存儲器，其特征是：所述半導體基板（1）的材料包括硅，半導體基板（1）為P導電類型。

7.根據權利要求4所述的與深亞微米CMOS邏輯工藝兼容的嵌入式動態存儲器，其特征是：所述柵介質層（5）的材料包括二氧化硅；所述側面保護層（9）為氮化硅或二氧化硅。

8.一種與深亞微米CMOS邏輯工藝兼容的嵌入式動態存儲器制備方法，其特征是，所述嵌入式動態存儲器的制備方法包括如下步驟：

（a）、提供半導體基板（1），所述半導體基板（1）包括第一主面（14）及與所述第一主面（14）相對應分布的第二主面（15）；

（b）、在半導體基板（1）的第一主面（14）上進行所需的阻擋層淀積、阻擋層刻蝕及自對準離子注入，以在半導體基板（1）內形成所需的阱區；

（c）、在半導體基板（1）內生成領域介質區域（4），所述領域介質區域（4）從第一主面（14）向下延伸，領域介質區域（4）從阱區內向外延伸到阱區外；

（d）、在半導體基板（1）的第一主面（14）上淀積柵介質層（5），所述柵介質層（5）覆蓋于半導體基板（1）的第一主面（14）上；

（e）、在柵介質層（5）上淀積浮柵電極材料，以在柵介質層（5）上形成第一浮柵電極（6）及第二浮柵電極（7）；

（f）、在上述柵介質層（5）上淀積第二阻擋層（8），所述第二阻擋層（8）覆蓋在柵介質層（5）、第一浮柵電極（6）及第二浮柵電極（7）上；

（g）、去除上述第二阻擋層（8），并在第一浮柵電極（6）及第二浮柵電極（7）的兩側壁上淀積形成側面保護層（9）；

（h）、在上述柵介質層（5）進行所需的阻擋層淀積、阻擋層刻蝕，以在柵介質層（5）上形成所需的第三阻擋層（10）；

（i）、利用上述第三阻擋層（10）及側面保護層（9）在半導體基板（1）的第一主面（14）上進行所需雜質離子注入，以在阱區內形成晶體管源極區（11）及晶體管漏極區（12）；

（j）、去除上述柵介質層（5）上的第三阻擋層（10）。