[發(fā)明專利]基于MicroBlaze軟核的多路SSI數(shù)據(jù)采集模塊

有效

• 申請(qǐng)?zhí)枺?/td>: 201210230844.6
• 申請(qǐng)日: 2012-07-05
• 公開(kāi)（公告）號(hào): CN102968512A
• 公開(kāi)（公告）日: 2013-03-13
• 發(fā)明（設(shè)計(jì)）人: 趙哲
• 申請(qǐng)（專利權(quán)）人: 無(wú)錫普智聯(lián)科高新技術(shù)有限公司
• 主分類號(hào): G06F17/40
• 分類號(hào): G06F17/40
• 代理公司: 天津盛理知識(shí)產(chǎn)權(quán)代理有限公司 12209
• 代理人: 王利文

技術(shù)領(lǐng)域

本發(fā)明屬于數(shù)據(jù)采集技術(shù)領(lǐng)域，尤其是一種基于MicroBlaze軟核的多路SSI數(shù)據(jù)采集模塊。

背景技術(shù)

數(shù)據(jù)采集技術(shù)是采集傳感器的溫度、壓力、流量、位移等模擬信號(hào)并轉(zhuǎn)換成計(jì)算機(jī)能識(shí)別的數(shù)字信號(hào)，最后進(jìn)行相應(yīng)的計(jì)算存儲(chǔ)和處理。利用數(shù)據(jù)采集技術(shù)能夠?qū)崿F(xiàn)對(duì)某些物理量的監(jiān)測(cè)和控制功能。

現(xiàn)有的數(shù)據(jù)采集系統(tǒng)一般是以移位寄存器+狀態(tài)機(jī)的方式實(shí)現(xiàn)，主要由控制單元、接收單元、發(fā)送單元、總線、PC機(jī)組成，其特點(diǎn)如下：1、接收數(shù)據(jù)：從串行引腳接收數(shù)據(jù)→將數(shù)據(jù)發(fā)送到移位寄存器→從移位寄存器將數(shù)據(jù)發(fā)送到數(shù)據(jù)緩沖區(qū)；2、發(fā)送數(shù)據(jù)：從發(fā)送數(shù)據(jù)緩沖區(qū)取出數(shù)據(jù)→將數(shù)據(jù)發(fā)送到移位寄存器→將移位寄存器數(shù)據(jù)從串行引腳發(fā)出；3、數(shù)據(jù)運(yùn)算：采集后的數(shù)據(jù)不能自運(yùn)算，必須發(fā)送到PC機(jī)，在PC機(jī)內(nèi)進(jìn)行數(shù)據(jù)運(yùn)算。其存在的問(wèn)題是：1、數(shù)據(jù)傳送過(guò)程比較慢，數(shù)據(jù)不能直接從移位寄存器發(fā)送到CPU,增加了移位寄存器→數(shù)據(jù)緩沖區(qū)→總線→PC機(jī)→CPU中間的三個(gè)環(huán)節(jié)；2、數(shù)據(jù)運(yùn)算過(guò)程比較慢，數(shù)據(jù)不能從移位寄存器直接發(fā)送到CPU運(yùn)算，還必須經(jīng)過(guò)中間的數(shù)據(jù)緩沖區(qū)→總線→PC機(jī)，再由PC機(jī)的CPU進(jìn)行計(jì)算，延長(zhǎng)了數(shù)據(jù)運(yùn)算過(guò)程的周期時(shí)間。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種基于FPGA的多路SSI數(shù)據(jù)采集模塊，解決了數(shù)據(jù)采集過(guò)程慢、運(yùn)算周期長(zhǎng)的問(wèn)題。

本發(fā)明解決其技術(shù)問(wèn)題是采取以下技術(shù)方案實(shí)現(xiàn)的：

一種基于MicroBlaze軟核的多路SSI數(shù)據(jù)采集模塊，包括設(shè)置在FPGA內(nèi)的CPU和SSI多路采集單元，該SSI多路采集單元由一個(gè)寄存器陣列和一個(gè)數(shù)據(jù)采集子單元連接構(gòu)成，該寄存器陣列一方面通過(guò)PLB總線與CPU相連接，另一方面與數(shù)據(jù)采集子單元相連接，該數(shù)據(jù)采集子單元通過(guò)信號(hào)線和編碼器相連接用于采集編碼器的數(shù)據(jù)并傳輸給寄存器陣列，該寄存器陣列將采集的數(shù)據(jù)通過(guò)PLB總線傳送給CPU。

而且，所述的寄存器陣列包括數(shù)據(jù)位寄存器SSI_BITS、控制寄存器SSI_CTL、狀態(tài)寄存器SSI_STAT、分頻系數(shù)寄存器SSI_CLKDIV和數(shù)據(jù)寄存器SSI_DATA，數(shù)據(jù)位寄存器SSI_BITS、控制寄存器SSI_CTL、狀態(tài)寄存器SSI_STAT、分頻系數(shù)寄存器SSI_CLKDIV作為控制信號(hào)與數(shù)據(jù)采集子單元相連接，數(shù)據(jù)寄存器SSI_DATA作為數(shù)據(jù)信號(hào)與數(shù)據(jù)采集子單元相連接。

而且，所述的數(shù)據(jù)采集子單元包括分頻單元、采樣單元、格雷碼轉(zhuǎn)換單元，分頻單元的輸入端與輸入控制信號(hào)相連接，分頻單元的輸出信號(hào)分別連接到采樣單元和編碼器，采用單元的采樣輸入端與編碼器相連接進(jìn)行數(shù)據(jù)采樣，采樣單元的輸出端與格雷碼轉(zhuǎn)換單元相連接將采樣數(shù)據(jù)傳送給格雷碼轉(zhuǎn)換單元，格雷碼轉(zhuǎn)換單元進(jìn)行數(shù)據(jù)轉(zhuǎn)換后傳送給寄存器陣列。

而且，所述的輸入控制信號(hào)包括CPU的時(shí)鐘信號(hào)CLK、控制寄存器的啟動(dòng)信號(hào)START、分頻系數(shù)寄存器的分頻系數(shù)信號(hào)DIV。

而且，所述的CPU為一個(gè)MicroBlaze軟核。

本發(fā)明的優(yōu)點(diǎn)和積極效果是：

本發(fā)明設(shè)計(jì)合理，通過(guò)FPGA內(nèi)置的CPU和SSI多路采集單元實(shí)現(xiàn)對(duì)多路編碼器的數(shù)據(jù)采集和處理功能，全部數(shù)據(jù)采集處理過(guò)程均在FPGA內(nèi)即可完成，縮短了數(shù)據(jù)傳輸途徑和運(yùn)算途徑，從而提高了多路數(shù)據(jù)采集的速度，解決了數(shù)據(jù)采集過(guò)程慢、運(yùn)算周期長(zhǎng)的問(wèn)題。

附圖說(shuō)明

圖1是本發(fā)明的結(jié)構(gòu)及其應(yīng)用連接示意圖；

圖2是本發(fā)明的數(shù)據(jù)采集子單元的電路方框圖；

圖3是本發(fā)明的數(shù)據(jù)采集子單元的外部接口示意圖。

具體實(shí)施方式

以下結(jié)合附圖對(duì)本發(fā)明實(shí)施例做進(jìn)一步詳述：

一種基于FPGA的多路SSI數(shù)據(jù)采集模塊，如圖1所示，包括設(shè)置在FPGA內(nèi)的CPU和SSI多路采集單元，CPU與SSI多路采集單元通過(guò)PLB總線相連接進(jìn)行雙向通訊。所述的CPU為一個(gè)MicroBlaze軟核，其通過(guò)ISA單元與上位機(jī)控制單元相連接，所述的SSI多路采集單元由一個(gè)寄存器陣列和一個(gè)數(shù)據(jù)采集子單元連接構(gòu)成，該寄存器陣列一方面通過(guò)PLB總線與CPU相連接，另一方面與數(shù)據(jù)采集子單元相連接，該數(shù)據(jù)采集子單元通過(guò)信號(hào)線和四路編碼器以并聯(lián)方式相連接用于采集編碼器的數(shù)據(jù)并傳輸給寄存器陣列，該寄存器陣列將采集的數(shù)據(jù)通過(guò)PLB總線傳送給CPU。