[發明專利]脈沖壓縮體制雷達目標距離超高精度模擬方法

在審

• 申請號: 201210230612.0
• 申請日: 2012-07-05
• 公開（公告）號: CN103529432A
• 公開（公告）日: 2014-01-22
• 發明（設計）人: 邵晟;盧巖輝;李媛媛;劉瑩;張琦;姜海衛
• 申請（專利權）人: 上海無線電設備研究所
• 主分類號: G01S7/40
• 分類號: G01S7/40
• 代理公司: 上海航天局專利中心 31107
• 代理人: 張緒成

技術領域

本發明涉及雷達仿真測試設備雷達信號模擬領域，具體涉及一種脈沖壓縮體制雷達目標距離超高精度模擬方法。?

背景技術

交會對接雷達目標模擬源距離模擬電路,?要求對雷達發射脈沖包絡信號實現大動態范圍、高分辨率、高精度的延時控制,以滿足測試雷達是否可以滿足交會對接的需要。?

現有的脈沖信號精密延時技術存在延時動態范圍、分辨率及精度之間的矛盾。目前較先進的技術是采用高精度的時間數字轉換(TDC)?技術,?在單片現場可編程門陣列（Field-Programmable?Gate?Array，FPGA）內結合TDC技術、計數延時技術、小范圍數控延時技術,設計較高精度的目標模擬源距離模擬電路。由于當前FPGA性能的局限，FPGA的工作時鐘頻率無法太高，導致所能模擬目標的距離分辨率很難達到厘米級以下。而采用高性能FPGA及高速軟件設計復雜度較高，成本昂貴。?

發明內容

本發明的目的在于提供一種脈沖壓縮體制雷達目標距離超高精度模擬方法，可實現雷達目標模擬源超高精度距離模擬，且電路結構簡單，成本低。?

為了達到上述的目的，本發明提供一種脈沖壓縮體制雷達目標距離超高精度模擬方法包括以下步驟：FPGA對基準脈沖進行延時粗調；所述FPGA控制第二數控延時器對經FPGA?粗調的延時脈沖進行延時微調，形成DDS控制信號，控制目標回波中頻模擬信號線性調頻部分的延時；同時，所述FPGA對目標回波中頻模擬信號線性調頻部分的帶寬進行調整；所述FPGA控制第一數控延時器對經FPGA粗調的延時脈沖進行延時微調，形成中頻及微波開關信號和DDS掃頻開關信號，按照時序要求截斷目標回波中頻模擬信號，實現目標回波中頻脈沖信號的模擬。?

本發明的脈沖壓縮體制雷達目標距離超高精度模擬方法將脈沖信號的延時分為粗延時和細延時兩部分，粗延時采用FPGA內計數延時技術實現，細延時采用高精度數控延時器，同時結合信號處理的方法產生毫米級距離精度的目標回波信號，極大地簡化了系統電路設計，提高了模擬目標的距離精度，降低了電路硬件成本。?

附圖說明

本發明的脈沖壓縮體制雷達目標距離超高精度模擬方法由以下的實施例及附圖給出。?

圖1是本發明中脈沖壓縮體制雷達目標模擬源的框圖。?

具體實施方式

以下將結合圖1對本發明的脈沖壓縮體制雷達目標距離超高精度模擬方法作進一步的詳細描述。?

圖1所示為脈沖壓縮體制雷達目標模擬源的框圖，所述脈沖壓縮體制雷達目標模擬源包括基帶信號單元10、中頻信號單元20和微波混頻單元30。本發明主要實施于基帶信號單元10。?

如圖1所示，所述基帶信號單元10包括整形電路11、接口電路12、FPGA?13、數字信號處理器（Digital?Signal?Processor，DSP）14、第一數控延時器15和第二數控延時器16。?

所述中頻信號單元20的第一直接數字頻率合成（Direct?Digital?Synthesizer，DDS）源21用于實現模擬目標回波中頻信號的線性調頻，第二DDS源22用于加入模擬目標速度的多普勒頻率，混頻器23對第一DDS源21產生的信號和第二DDS源22產生的信號進行混頻得到目標回波中頻模擬信號，所述混頻器23后的開關用來斬斷脈沖，得到所需要的目標回波中頻脈沖信號；濾波器24用來濾除帶外噪聲，改善信號質量。?

輸入所述整形電路11的同步脈沖和通訊編碼均由被測試脈沖壓縮體制雷達提供，所述整形電路11用于對外部輸入的同步脈沖和通訊編碼進行整形，除掉信號上的毛刺，并改善脈沖信號；所述同步脈沖為基準脈沖，所述的同步脈沖和通訊編碼經所述整形電路11輸入所述FPGA?13，所述FPGA?13用于脈沖延時和模擬源邏輯時序控制，FPGA時鐘等于被測試脈沖壓縮體制雷達中頻時鐘。?

所述DSP?14用于模擬源通訊接口管理及整個模擬源所涉及的所有計算工作，所述DSP?14通過所述接口電路12與上位機（圖1中未示）連接，所述DSP?14通過控制數據總線與所述FPGA?13連接。?

本實施例的脈沖壓縮體制雷達目標距離超高精度模擬方法包括以下步驟：?

FPGA?13對基準脈沖（即圖1中的同步脈沖）進行延時粗調；