[發明專利]半導體器件及其形成方法

有效

• 申請號: 201210225965.1
• 申請日: 2012-07-02
• 公開（公告）號: CN103531467A
• 公開（公告）日: 2014-01-22
• 發明（設計）人: 宋化龍
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本發明涉及集成電路技術領域，特別涉及一種半導體器件及其形成方法。

背景技術

自集成電路發明以來，其性能一直穩步提高。性能的提高主要是通過不斷縮小集成電路器件的尺寸來實現的。目前，集成電路器件(如MOSFET)的特征尺寸已縮小到納米尺度。在此尺度下，各種基本的和實際的限制開始出現，使得建立在硅平面CMOS技術之上的集成電路技術的發展正遭受前所未有的挑戰。一般認為，經過努力，CMOS技術仍有可能推進到20納米甚至10納米技術節點，但在十幾納米節點之后，傳統的平面CMOS技術將很難進一步發展，新的技術必須適時產生。在所提出的各種新技術當中，多柵MOS器件技術被認為是最有希望在十幾納米節點后得到應用的技術。與傳統單柵器件相比，多柵器件具有更強的短溝道抑制能力，更好的亞閾特性、更高的驅動能力以及能帶來更高的電路密度。

目前，多柵MOS器件中的鰭型場效應晶體管(Fin?Field?Effect?Transistor)因其自對準結構可由常規的硅平面CMOS工藝來實現，從而成為最有希望的多柵MOS器件。

鰭型場效應晶體管的形成過程中，鰭結構的形成是其中非常重要的一個工藝過程。請參考圖1a～1e，其為現有的鰭結構的形成過程中器件的剖面示意圖。

如圖1a所示，提供半導體襯底10，所述半導體襯底10上形成有硬掩膜層11。

如圖1b所示，利用光刻工藝定義隔離槽，刻蝕所述硬掩膜層11及半導體襯底10，形成隔離槽12。

如圖1c所示，填充所述隔離槽12，形成隔離槽填充層13。

如圖1d所示，對所述隔離槽填充層13執行回刻工藝，形成隔離結構14。

如圖1e所示，移除硬掩膜層11，形成鰭結構15。

在上述鰭結構的形成過程中，需要用到光刻工藝定義隔離槽，該隔離槽為相鄰兩個鰭結構的隔離區，其截面寬度等于所述隔離結構的截面寬度，而隨著對集成電路器件性能的不斷追求，該隔離槽尺寸也將變得越來越小，即利用光刻工藝需要定義出的隔離槽尺寸將變得越來越小，由此，對光刻工藝提出了極大的挑戰。

因此，在集成電路器件尺寸不斷減小的情況下，如何降低對光刻工藝的要求成了越來越困擾人們的一個重要問題。

發明內容

本發明的目的在于提供一種半導體器件及其形成方法，以降低對光刻工藝的要求。

為解決上述問題，本發明提供一種半導體器件的形成方法，包括：

提供半導體襯底；

利用光刻工藝定義溝槽，刻蝕所述半導體襯底形成溝槽；

形成覆蓋所述半導體襯底的氧化硅層；

移除所述溝槽內的部分氧化硅層，暴露出部分半導體襯底；

在露出的半導體襯底上形成半導體層；

刻蝕所述氧化硅層，形成鰭結構及隔離所述鰭結構的隔離結構。

可選的，在所述的半導體器件的形成方法中，所述溝槽的截面寬度為一個或者多個鰭結構與多個隔離結構的截面寬度之和。

可選的，在所述的半導體器件的形成方法中，所述溝槽的截面寬度為一個鰭結構與兩個隔離結構的截面寬度之和。

可選的，在所述的半導體器件的形成方法中，所述半導體層的厚度與所述溝槽的深度相同。

可選的，在所述的半導體器件的形成方法中，所述半導體襯底的材料為硅或者鍺硅。

可選的，在所述的半導體器件的形成方法中，利用外延工藝形成所述半導體層。

可選的，在所述的半導體器件的形成方法中，所述半導體層的材料為硅或者鍺硅。

可選的，在所述的半導體器件的形成方法中，刻蝕所述氧化硅層，形成鰭結構及隔離所述鰭結構的隔離結構之后，還包括：對所述鰭結構執行退火工藝。

可選的，在所述的半導體器件的形成方法中，利用氫氣對所述鰭結構執行退火工藝。

可選的，在所述的半導體器件的形成方法中，利用氫氣和氬氣對所述鰭結構執行退火工藝。

可選的，在所述的半導體器件的形成方法中，利用干法刻蝕工藝移除所述溝槽內的部分氧化硅層，暴露出部分半導體襯底。

相應的，本發明還提供一種上述半導體器件的形成方法所形成的半導體器件，包括：

半導體襯底；

形成于所述半導體襯底上的鰭結構；及

隔離所述鰭結構的隔離結構。

在本發明提供的半導體器件及其形成方法中，利用光刻工藝所定義的溝槽，其截面寬度大于后續形成的隔離結構的截面寬度，由此降低了對光刻工藝的要求。

附圖說明