[發明專利]形成掩埋位線的方法、具有掩埋位線的半導體器件及其制造方法

有效

• 申請號: 201210223828.4
• 申請日: 2012-07-02
• 公開（公告）號: CN103165539B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: 金裕松;鄭鎮基
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L21/8242
• 分類號: H01L21/8242;H01L27/108
• 代理公司: 北京弘權知識產權代理事務所(普通合伙)11363
• 代理人: 俞波,郭放

相關申請的交叉引用

本申請要求2011年12月9日提交的韓國專利申請No.10-2011-0132045的優先權，其全部內容通過引用合并于此。

技術領域

本發明的示例性實施例涉及一種半導體器件，更具體而言，涉及一種具有掩埋位線的半導體器件及其制造方法。

背景技術

大多數半導體器件包括晶體管。例如，在諸如DRAM的存儲器件中，存儲器單元包括MOSFET。一般而言，在MOSFET中，源極/漏極區域形成在半導體襯底的表面，并且在這樣的布置下，在源極區域與漏極區域之間形成平面溝道。這種通常的MOSFET稱作為平面溝道晶體管。

隨著存儲器件的集成和性能方面的進步，MOSFET制造將達到物理極限。例如，隨著存儲器單元尺寸的縮小，MOSFET的尺寸諸如其溝道長度也縮小。如果MOSFET的溝道長度變短，則數據維持性能有可能惡化。

為了應對以上討論的特點，在本領域已提出垂直溝道晶體管。在垂直溝道晶體管(VCT)中，源極區域和漏極區域形成在柱體的相應端部。源極區域和漏極區域中的任何一個可以與位線連接。位線是通過被掩埋在柱體之間所限定的溝槽內而形成的，因此被稱作為掩埋位線(BBL)。

兩個存儲器單元與一個掩埋位線(BBL)相鄰，所述兩個存儲器單元每個都包括垂直溝道晶體管(VCT)和掩埋位線(BBL)。因此，掩埋位線(BBL)形成在單元之間的間隔(溝槽)中，并且執行OSC(one-side-contact，一側接觸)工藝以使一個單元與一個掩埋位線(buried?bit?line，BBL)連接。OSC工藝是一種用于允許每個掩埋位線(BBL)與兩個相鄰單元中的任何一個接觸的工藝。因此，OSC工藝也稱作為單側接觸(single-side-contact，SSC)工藝?？傮w而言，在諸如DRAM的采用平面溝道晶體管的存儲器件中，為了將平面溝道晶體管與位線連接，使用具有高的高寬比(aspect?ratio)的接觸插塞工藝。相反地，在采用垂直溝道晶體管與掩埋位線的情況下，由于垂直溝道晶體管與掩埋位線可以直接互相接觸，所以不需要接觸插塞工藝。因此，由于不需要連接接觸插塞，所以可以減小位線的寄生電容。

圖1是說明根據現有技術形成的掩埋位線的截面圖。

參見圖1，在半導體襯底11上形成被溝槽13分開的多個本體14。使用硬掩模層12經由刻蝕來形成本體14。在本體14的側壁上以及溝槽13的表面上形成有保護層15。經由OSC工藝在保護層15中限定出開放部。每個開放部17使每個本體14的任何一個側壁開放。形成掩埋位線16以部分地填充溝槽13。掩埋位線16經由開放部17與本體14連接。每個掩埋位線16與兩個相鄰本體14中的任何一個連接。盡管未在圖中示出，每個本體14的上部包括形成有垂直溝道晶體管的溝道和源極/漏極區域的柱體。

由圖1可以看出，為了使每個掩埋位線16與相鄰的本體14中的任何一個的側壁連接，采用OSC工藝。為了實施OSC工藝，已經提出了諸如內襯層和傾斜離子注入工藝、OSC掩模工藝等各種方法。

然而，由于生產工藝方面的困難，這些方法不能形成一致的且可再現的OSC結構。此外，隨著存儲器件的集成度不斷變高，相鄰的掩埋位線16之間的距離變窄并且相鄰的掩埋位線16之間的寄生電容C_B增大。由于掩埋位線16與本體14接觸，所以相鄰的掩埋位線16之間的寄生電容C_B基本上是本體14與掩埋位線16之間的電容。因此，因為相鄰的掩埋位線16之間的距離變小，所以寄生電容C_B顯著增大。

隨著掩埋位線之間寄生電容C_B的增大，器件的正常操作變得難以獲得。

發明內容

本發明的實施例針對一種形成掩埋位線的方法、具有所述掩埋位線的半導體器件及其制造方法，所述形成掩埋位線的方法能夠減小相鄰的掩埋位線之間的寄生電容。

根據本發明的一個實施例，一種制造半導體器件的方法包括以下步驟：刻蝕半導體襯底并且形成被多個溝槽彼此分開的多個本體；形成具有開口部的保護層以使每個本體的兩個側壁暴露出來；通過將本體經由開口部所暴露出的部分硅化，來在本體中形成掩埋位線；以及形成電介質層以間隙填充溝槽并且在相鄰的掩埋位線之間限定出空氣間隙。