[發明專利]一種時鐘產生電路

無效

• 申請號: 201210222625.3
• 申請日: 2012-06-29
• 公開（公告）號: CN102761332A
• 公開（公告）日: 2012-10-31
• 發明（設計）人: 秦玲
• 申請（專利權）人: 深圳市九洲電器有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08;H03L7/099
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明屬于集成電路領域，尤其涉及一種時鐘產生電路。

背景技術

一般電路系統通常需要多種穩定頻率的時鐘，最常見的做法是由鎖相環(PLL)電路實現，如圖1所示，輸入時鐘(fin)由晶振控制電路和石英晶體產生，再由PLL倍頻，產生系統所需要的時鐘頻率(fout)，此時PLL電路為常見電路結構，具體電路見圖2所示，PLL為一負反饋結構，當fout增大時，f’增大，通過鑒頻鑒相器(PFD)和電荷泵(CP)后控制電壓vc增加，壓控振蕩器(VCO)的振蕩頻率下降，從而控制fout穩定，因此可以保證等式fout＝fin×M成立，M是分頻電路(DIV)的分頻系數。

在單片集成系統中，PLL電路和晶振控制電路都可以方便地集成在芯片中，但石英晶體無法集成只能做在芯片外，因此需要單獨購置石英晶體，增加了系統的成本。

發明內容

本發明所要解決的技術問題是，傳統的時鐘產生電路中的石英晶體無法集成在芯片內部的結構，造成系統成本增加的問題。

為解決上述技術問題，本發明提出了一種時鐘產生電路，包括依次循環連接的比較器、壓控振蕩器、頻率電壓轉換器；

所述比較器、壓控振蕩器、頻率電壓轉換器構成負反饋系統；

所述時鐘產生電路有一輸入端和一輸出端，其輸入端為比較器的另一輸入端，與基準電壓相連，其輸出端為所述壓控振蕩器的輸出端，與輸出時鐘相連。

綜上所述，本發明取代了現有技術中必須使用參考時鐘來產生系統時鐘，因為不需要石英晶體，芯片面積可以更小，所以芯片成本得到降低。

附圖說明

圖1是現有技術中使用PLL產生時鐘的電路結構圖；

圖2是常用的PLL電路結構圖；

圖3是本發明提出的時鐘產生電路結構圖；

圖4是使用頻率自校準電路的系統結構圖；

圖5是頻率自校準電路的內部電路圖；

圖6是帶有分頻器的時鐘產生電路圖。

具體實施方式

為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。

本發明提出了一種無需晶振的時鐘產生電路，所有電路都可方便的集成在芯片中，因此可以極大地降低系統成本。

實施例一

本發明提出了一種時鐘產生電路，包括依次循環連接的比較器、壓控振蕩器、頻率電壓轉換器；

所述比較器、壓控振蕩器、頻率電壓轉換器構成負反饋系統；

所述時鐘產生電路有一輸入端和一輸出端，其輸入端為比較器的另一輸入端，與基準電壓相連，其輸出端為所述壓控振蕩器的輸出端，與輸出時鐘相連。

本發明實施例一的電路結構如圖3所示，包括壓控振蕩器(VCO)、頻率電壓轉換器(f/v轉換器)、比較器(COMP)。此電路為負反饋結構，當fout增大時，v’增大，通過COMP比較后得到的控制電壓vc增加，壓控振蕩器(VCO)的振蕩頻率下降，從而控制fout穩定，因此可以保證等式fout＝vref×K成立，其中K為f/v轉換器的系數。

下面通過具體實施例進行說明：

壓控振蕩器，為一LC高頻振蕩電路，其輸入電壓為vc，輸出頻率為fout，vc與fout成反比關系，vc越大，fout越小；

頻率電壓轉換器，其輸入為fout，輸出為v’，將頻率轉換為電壓值，轉換器的輸出電壓v’＝fout/K，K為f/v轉換器的系數；

比較器，對基準電壓vref和頻率電壓轉換器的輸出電壓v’進行比較，比較器的輸出為vc，用以控制壓控振蕩器，通過設計使得比較器的開環增益足夠大，負反饋系統可以基本保證v’≈vref；

因此，壓控振蕩器、頻率電壓轉換器和比較器，構成的負反饋系統，其輸出頻率可以由基準電壓與頻率電壓轉換電路的系數乘積來表示，即fout＝vref×K。

因為基準電壓vref和系數K都是不隨電源電壓和溫度變化的值，因此系統的輸出頻率fout也可以維持基本不變，以保證系統對時鐘的要求。

在本實施例中，只要系統為負反饋系統即可，有2種連接方式可實現：

一、所述基準電壓連接到比較器的負輸入端，所述頻率電壓轉換器的輸出端連接到所述比較器的正輸入端；所述壓控振蕩器，其輸入電壓與輸出頻率成反比關系。