[發明專利]具有電壓補償結構的半導體器件

有效

• 申請號: 201210220378.3
• 申請日: 2012-06-29
• 公開（公告）號: CN102856208A
• 公開（公告）日: 2013-01-02
• 發明（設計）人: H-J.舒爾策;H.韋伯
• 申請（專利權）人: 英飛凌科技奧地利有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 曲寶壯;盧江

技術領域

本發明涉及半導體器件，尤其是具有電壓補償結構的半導體器件。

背景技術

補償MOSFET（金屬氧化物半導體場效應晶體管）具有以下述方式在有源體積中在實際器件下方彼此靠近布置的p型區域和n型區域：這些區域可以在阻斷期間用于彼此相互電學補償，使得在導通狀態中形成從源極到漏極的非中斷、低電阻導電路徑。也稱為列的充電區域中的每一個在水平方向看時僅包含擊穿表面電荷的一部分（其中水平表面電荷<?qc'）。由于這種情況中特殊類型的結構，與常規結構組件相比，對于給定電擊穿電壓，n路徑的摻雜大量增加以用于電壓補償使用的結構組件。以這種方式實現期望的開關電阻減小且因此還實現顯著增加的附加值。

然而，該附加值的一部分被形成電壓吸收體積的復雜p型和n型列區域導致的增加的花費抵消。用于形成這種電壓補償結構的常規制造方法是十分復雜的且具有極高成本，且因此極大地減小了使用這種補償結構實現的附加值。另外，已經到達了可以使用現有技術實現的電壓補償結構的可能尺寸的下限，使得在下一代技術中尺寸的進一步減小將十分困難。因為不能使用常規工藝實現所需的制造容差，至今仍未實現技術轉變。

主要使用所謂的多外延工藝產生電壓補償組件。在這種情況中，若干μm厚的n摻雜外延層首先在高n摻雜基底上生長，且常稱為“緩沖外延”。除了在外延步驟中引入的摻雜水平，在第一充電位置中使用摻雜離子（例如，硼或磷摻雜）的注入，摻雜離子通過光刻膠掩模引入到緩沖外延。使用注入（通過掩模或在整個表面上）也可以采用相反摻雜。然而，還可能使用所需摻雜分離各個外延層。此后，整個工藝重復所需次數，直到創建了具有足夠的厚度且裝配有電荷中心的n（多外延）層。電荷中心彼此相互調節且彼此垂直堆疊。這些中心然后在波形垂直列中使用向外熱擴散混合，以形成相鄰p型和n型電壓補償區域。此時則可以執行實際器件的制造。由于使用包括諸如光技術、注入等中間操作的若干昂貴外延步驟，上面解釋的多外延工藝是昂貴和耗時的。

用于制造電壓補償組件的另一常規技術涉及溝槽蝕刻和使用溝槽填充的補償。該工藝的初始發展包括了討論，在此期間使用溝槽蝕刻定義兩種列類型（大多是p型列），溝槽蝕刻之后是外延填充以防止不利成本，所述不利成本是上面參照多外延工藝解釋的使用若干不同外延層時出現的。同時，單個外延步驟（n摻雜外延）中吸收電壓的體積在高n摻雜基底上被隔離，使得厚度對應于多層外延結構的總厚度。此后，蝕刻較深的溝槽，這決定了p列的形式。然后使用沒有晶體缺陷的p摻雜外延填充該溝槽。厚n層的隔離并不比多外延工藝明顯更加昂貴。實際上，充電、調節和清潔步驟是相同的且工藝的實際持續時間不是驅動較高成本的主要因素。另一方面，多外延工藝在列光技術步驟期間提供節省，且導致涉及用于列的外延層的很多沉積的節省。而且，使用多外延，彼此堆疊的注入中心必須使用熱擴散垂直混合在一起。

同時，區域還以相同的方式橫向地擴散，這導致強加在結構的最小寬度上的明確限制。就像溝槽填充方法一樣，當在初始外延工藝期間列已經被摻雜時，無需這種擴散步驟，使得可以產生具有極窄列的結構，且可以實現較高成本性能比。然而，通過使用外延工藝的摻雜集成可能僅具有相對大的波動。尤其是，使用極小尺寸，相應的波動快速超過針對工藝提供的窗口，這可能導致明顯的產量損失。而且，摻雜分布的垂直變化（因此場強的垂直發展的垂直變化）是不可能的。因此不能滿足各種魯棒性標準。

用于制造電壓補償組件的另一常規技術涉及起始材料與不同快速擴散摻雜原子的共摻雜以及隨后的溝槽蝕刻和本征外延填充。然而，與精確摻雜相關的問題被克服，使得溝槽幾何結構不改變充電平衡。當與至此討論的制造概念相比時，新的特性是外延起始層的摻雜。具體而言，外延體積包含稍后形成完成的產品中的p型和n型補償列的兩個元素E_p（p型）和E_n（n型），盡管列是空間彼此分離的。這種“雙摻雜”可以通過在外延生長期間同時調節摻雜氣流或使得整個氣體積包含多外延序列而產生，其中摻雜注入是不被屏蔽的，而是兩種摻雜類型使用所需的劑量合并在整個表面上。