[發明專利]半導體器件的側墻形成方法

有效

• 申請號: 201210219026.6
• 申請日: 2012-06-28
• 公開（公告）號: CN103515321A
• 公開（公告）日: 2014-01-15
• 發明（設計）人: 韋慶松;于書坤
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/336
• 代理公司: 北京德琦知識產權代理有限公司 11018
• 代理人: 牛崢;王麗琴

技術領域

本發明涉及半導體制造技術，特別涉及一種半導體器件制造過程中的側墻形成方法。

背景技術

隨著半導體特征尺寸（CD，Critical?Dimension）的不斷縮小，HKMG（High-K?Metal?Gate，高介電常數金屬柵極）和SPT（Stress?Proximity?Technique，應力近鄰技術）已經廣泛的應用于半導體制程工藝中，以提升半導體器件的性能。雖然新技術的引進大大提高了半導體器件的性能，但是在制造過程中，因為特征尺寸的縮小進而使得半導體器件尺寸縮小、柵極之間距離也在不斷變短，進而帶來了新的亟待解決的影響器件質量、性能的問題。

圖1所示為現有的一種制造CMOS（Complementary?Metal-Oxide-Semiconductor，互補金屬氧化物半導體）器件過程時的中間結構示意圖。其中已經在襯底上形成有STI（Shallow?Trench?Isolation，淺溝槽隔離）所隔離的出的NMOS（N-Metal-Oxide-Semiconductor，N型金屬氧化物半導體）區和PMOS（P-Metal-Oxide-Semiconductor，P型金屬氧化物半導體）區；且NMOS區和PMOS區上已經形成有偽柵極結構，該偽柵極結構包括：偽多晶硅柵極2，在偽多晶硅柵極2的上部和兩側分別形成有保護偽多晶硅柵極2的硬掩膜3以及偏移側墻（offset?spacer）11、氧化硅側墻12和氮化硅側墻13，硬掩膜3的材料與氮化硅側墻13的材料均為氮化硅，氧化硅側墻12的厚度范圍為40~80埃；圖1所示的CMOS器件的制造過程引入了SPT技術，在PMOS區的偽柵極結構兩側的襯底中采用了嵌入硅鍺（e-SiGe，embedded?SiGe）層4，以在PMOS區施加壓應力，隨后，還要在NMOS區引入施加張應力的過程，該施加張應力的過程需要首先對NMOS區的偽多晶硅柵極2兩側的氮化硅側墻13進行刻蝕以盡可能多的去除氮化硅側墻13。

圖2為圖1所示結構利用H₃PO₄溶液去除氮化硅后的結構圖。從圖2中可以看出，因為偽多晶硅柵極2上部的硬掩膜3和氮化硅側墻13的材料都為氮化硅材料，因此在進行SPT的過程中利用H₃PO₄溶液去除氮化硅之后，偽多晶硅柵極2上部的硬掩膜3以及氮化硅側墻13均會被部分腐蝕，但是在NMOS區中，由于H₃PO₄溶液對氧化硅的刻蝕速率要遠小于氮化硅，而且現有技術中氧化硅側墻12的厚度范圍都在40~80埃以對偽多晶硅柵極2進行有效的保護，因此氧化硅側墻12所受到的腐蝕比氮化硅材料的硬掩膜3和氮化硅側墻13小很多，于是便出現了氧化硅側墻12高于腐蝕后的硬掩膜3，進而在NMOS區的偽柵極結構中出現了豎起側翼（stick?up?shoulder）5（圖中虛線區），該豎起側翼5會對后期層間介質層（ILD，Inter?Layer?Dielectric）的沉積、化學機械研磨（CMP）造成影響，進而也會影響到隨后金屬柵極的形成，其原因如下。

因為隨著特征尺寸的縮小，柵極之間的距離也在變小，偽柵極結構兩側由于豎起側翼5使得偽柵極結構之間的空間的深寬比變大，進而如圖3所示，在形成層間介質層6時，會在偽柵極結構之間的層間介質層6中產生空隙（void）61，該空隙61的出現將會影響隨后對層間介質層6進行的CMP過程，經過CMP之后的器件表面形貌會變得不平整，同時也影響到金屬柵極的制備，還可能使得所制造的半導體器件性能下降。

而現有技術中，如果要去除豎起側翼5，則需要利用刻蝕的手段（如濕法刻蝕方法）進一步對豎起側翼5進行刻蝕，但進行刻蝕的過程中，難免會對器件表面其他部分產生過刻蝕，如對偽多晶硅柵極結構兩側的襯底的過刻蝕，進而對襯底產生破壞，或者破壞襯底表面形成的金屬硅化物（如NiSi），影響半導體器件的導電性。

發明內容

本發明提供一種半導體器件制造過程中的側墻形成方法，以防止半導體器件制造過程中豎起側翼的形成，拓寬偽柵極結構之間的距離，降低偽柵極結構之間空間的深寬比，防止后期所沉積的層間介質層中空隙的產生。

本申請的技術方案是這樣實現的：

一種半導體器件的側墻形成方法，包括：

提供半導體器件的側墻形成前結構，所述側墻形成前結構包括：襯底，所述襯底中由淺溝槽隔離結構隔離出的NMOS區和PMOS區，所述NMOS區和PMOS區上形成的偽多晶硅柵極，所述偽多晶硅柵極上沉積的硬掩膜；