[發明專利]NMOS晶體管及形成方法、CMOS結構及形成方法

有效

• 申請號: 201210214305.3
• 申請日: 2012-06-26
• 公開（公告）號: CN103515238A
• 公開（公告）日: 2014-01-15
• 發明（設計）人: 洪中山
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/266;H01L29/78;H01L29/32;H01L27/092;H01L21/8238
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造技術，特別涉及一種NMOS晶體管及形成方法、CMOS結構及形成方法。

背景技術

眾所周知，應力可以改變硅材料的能隙和載流子遷移率。隨著硅材料壓阻效應（Piezoresistance?Effect）的深入研究，業界逐漸認識到，可以利用應力增加MOS器件的載流子遷移率，即應變硅技術（Strained?Silicon）。

公開號為US2007/0196992A1的美國專利文獻公開了一種具有鍺硅和碳化硅源/漏區的應變硅CMOS晶體管，請參考圖1，包括：半導體襯底10，所述半導體襯底10包括待形成NMOS晶體管的區域A和待形成PMOS晶體管的區域B，利用淺溝槽隔離結構15將相鄰的區域A和區域B隔開；位于所述半導體襯底區域A表面的柵極結構20，所述柵極結構20包括位于所述半導體襯底區域A表面的柵氧化層21、位于所述柵氧化層21表面的柵電極22、位于所述柵氧化層21和柵電極22側壁表面的側墻23，位于所述柵極結構20兩側的半導體襯底10內的類矩形結構的源/漏區25；位于所述半導體襯底區域B表面的柵極結構30，所述柵極結構30包括位于所述半導體襯底區域B表面的柵氧化層31、位于所述柵氧化層31表面的柵電極32、位于所述柵氧化層31和柵電極32側壁表面的側墻33，位于所述柵極結構30兩側的半導體襯底10內的類矩形結構的源/漏區35；其中所述半導體襯底區域A的源/漏區的材料為原位形成的碳化硅（SiC），所述半導體襯底區域B的源/漏區的材料為原位形成的鍺硅（SiGe）。

對于NMOS晶體管而言，填充源/漏區25的材料是碳化硅，其晶格常數小于半導體襯底的晶格常數，對所述源/漏區25之間的溝道產生拉伸應力（Tensile?Stress），有利于提高電子的遷移率。

然而，利用現有技術提高柵極結構下方溝道區的應力有限，載流子的遷移率提高較小，對晶體管的性能提高有限。

發明內容

本發明解決的問題是提供一種NMOS晶體管及形成方法、CMOS結構及形成方法，通過在NMOS晶體管的溝道區形成位錯，可以提高溝道區產生的拉伸應力。

為解決上述問題，本發明技術方案提供了一種NMOS晶體管的形成方法，包括：提供半導體襯底，在所述半導體襯底表面形成柵極結構；在所述半導體襯底表面形成掩膜層，所述掩膜層暴露出柵極結構兩側的半導體襯底；以所述掩膜層為掩膜對所述掩膜層暴露出的半導體襯底進行傾斜非晶化注入，在所述柵極結構下方和兩側的半導體襯底內形成倒八字形的非晶化區域；對所述非晶化區域進行退火，在所述倒八字形的非晶化區域內形成位錯；在所述柵極結構兩側的半導體襯底內形成源區和漏區，所述源區和漏區內摻雜有N型雜質離子。

可選的，所述退火工藝的具體參數包括：以He、N₂、NH₃、H₂或D₂作為保護氣體，所述退火的溫度范圍為500~700攝氏度，退火時間范圍為10~60分鐘。

可選的，所述非晶化注入的角度范圍為30°~45°。

可選的，所述掩膜層的厚度與所述掩膜層側壁到柵極結構側墻之間的間距的比值范圍為0.75~1.73。

可選的，所述掩膜層的厚度小于柵極結構的厚度。

可選的，所述柵極結構包括位于半導體襯底表面的柵介質層，位于所述柵介質層表面的柵電極和位于所述柵介質層、柵電極側壁表面的側墻，其中，所述側墻的寬度為所述柵電極的寬度的0.2~1。

可選的，形成非晶化區域后，還包括，去除所述掩膜層，并在所述柵極結構和半導體襯底表面形成拉伸應力層后，再對所述非晶化區域進行退火。

可選的，進行退火后，去除所述拉伸應力層。

可選的，所述非晶化注入的離子為硅離子或氬離子。

可選的，所述硅離子的注入能量范圍為20~80keV，注入劑量范圍為5E14~2E16atom/cm²。

可選的，所述非晶化注入包括第一非晶化注入和第二非晶化注入，通過調整半導體襯底和注入離子的角度，利用第一非晶化注入在柵極結構的一側的半導體襯底內形成第一非晶化區域，所述第一非晶化區域的一端位于靠近所述柵極結構的半導體襯底表面，另一端位于所述柵極結構下方的半導體襯底內；通過調整半導體襯底和注入離子的角度，利用第二非晶化注入在柵極結構的另一側的半導體襯底內形成第二非晶化區域，所述第二非晶化區域的一端位于靠近所述柵極結構的半導體襯底表面，另一端位于所述柵極結構下方的半導體襯底內。