[發明專利]一種基于FPGA實現的信道化接收機子信道實時頻譜合成方法

有效

• 申請號: 201210211483.0
• 申請日: 2012-06-26
• 公開（公告）號: CN102739272A
• 公開（公告）日: 2012-10-17
• 發明（設計）人: 陳濤;王瑩;蔣伊琳;司偉建;岳瑋
• 申請（專利權）人: 哈爾濱工程大學
• 主分類號: H04B1/16
• 分類號: H04B1/16;H04L25/03
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種基于FPGA實現的信道化接收機子信道實時頻譜合成方法，由FPGA程序單元構成流水線，其特征在于，包括如下步驟：

（1）高速AD采集的960M采樣數字輸入信號經LVDS串并轉換單元轉換為16抽取60M采樣的16路并行數據；

（2）16路并行數據經16路均勻信道化單元輸出16路IQ信號，采用基于DFT調制的無混疊、無盲區的信道劃分方法進行16路均勻信道化；

（3）cordic單元計算16路IQ信號的幅度和相位；

（4）延時單元對16路IQ數據延時，使16路IQ數據與16選3信號選擇單元使用的IQ數據同步；

（5）16選3信號選擇單元根據相位求得的信號瞬時頻率，根據信號的幅度比較獲得信號時間起始階段所在信道及相鄰兩個信道，設為第Q路，相鄰的信道分別設為第Q-1和第Q+1路；

（6）16選3信號選擇單元輸出的三路IQ信號經過時域加窗單元進行時域加窗處理；

（7）時域加窗處理后的三路IQ信號經短時快速傅里葉變換單元進行短時快速傅里葉變換單元處理；

（8）經短時快速傅里葉變換處理后的IQ信號由頻譜合成單元采用基于相鄰子信道頻譜拼接技術對三路信號頻譜進行合成。

2.根據權利要求1所述的一種基于FPGA實現的信道化接收機子信道實時頻譜合成方法，其特征在于：所述對三路信號頻譜進行合成包括，利用FPGA的FFT?IP核分別對三路信號進行流水線式的64點短時快速傅里葉變換運算，本時間段64點短時快速傅里葉變換譜與上一時間段的頻譜幅值采取逐點比較的方式，取幅值大的值替換此頻率對應的小幅值，使用子信道有效的32點頻譜部分計算信號的頻譜寬度，完成最后一段64點頻譜計算后，將相鄰三子信道合成96點頻譜，完成頻譜合成。