[發明專利]集成電路測試優化方法及其測試裝置無效
| 申請號： | 201210207009.0 | 申請日： | 2012-06-21 |
| 公開（公告）號： | CN102707225A | 公開（公告）日： | 2012-10-03 |
| 發明（設計）人： | 羅斌;湯雪飛;凌儉波;孟翔 | 申請（專利權）人： | 上海華嶺集成電路技術股份有限公司 |
| 主分類號： | G01R31/28 | 分類號： | G01R31/28 |
| 代理公司： | 上海思微知識產權代理事務所(普通合伙) 31237 | 代理人： | 鄭瑋 |
| 地址： | 201203 上海市浦*** | 國省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關鍵詞： | 集成電路 測試 優化 方法 及其 裝置 | ||
1.一種集成電路測試優化方法，其特征在于，包括：
步驟101：提供已檢芯片的多個測試項的測試數據和多批次待測芯片；
步驟102：根據所述測試數據獲取每個測試項的失效概率；
步驟103：按照所述失效概率從高到低排序所有測試項，形成一測試流程；
步驟104：按照所述測試流程對所述多批次待測芯片中的一批次待測芯片進行并行或串行測試，并將所述批次的測試數據更新至所述已檢芯片的測試數據中；
步驟105：循環執行步驟102至步驟104，依次完成其余批次待測芯片的并行或串行測試。
2.根據權利要求1所述的集成電路測試優化方法，其特征在于，對所述多批次待測芯片中的每一批次待測芯片的并行測試包括：
采集每個測試項的并行測試時間，找出并行測試時間大于一預定義時間的測試項；
調整所述找出的各個測試項的參數以縮短所述測試項的測試時間，評估所述芯片的并行測試效率。
3.根據權利要求2所述的集成電路測試優化方法，其特征在于：所述芯片的并行測試效率
其中：n表示測試項的數量；
Tsi表示單site測試方法下測試項i的測試時間；
Ts表示單site測試方法下所有測試項的測試時間；
Xi表示測試項i的并行測試效率。
4.根據權利要求3所述的集成電路測試優化方法，其特征在于：所述測試項i的并行測試效率為Xi＝(N-Ki)/(N-1)*Xbaseline，
其中：N表示并行測試的site數，所述N≥2；
Ki表示并行測試下測試項i的測試時間；
Xbaseline表示自動測試設備基本的并行測試效率。
5.一種集成電路測試裝置，其特征在于，包括：
存儲單元，用于存儲含有多個測試項的已檢芯片的測試數據；
采集單元，用于從所述存儲單元中獲取每個測試項的失效概率；
排序單元，用于根據所述采集單元的失效概率從高到低排序所有測試項，形成一測試流程；
測試單元，用于按照所述排序單元的測試流程對一批次待測芯片測試，生成所述批次待測芯片的測試數據
輸出單元，用于將所述測試單元產生的測試數據更新至所述存儲單元的已檢芯片的測試數據中。
6.根據權利要求5所述的集成電路測試裝置，其特征在于，對所述多批次待測芯片中的每一批次待測芯片的并行測試包括：
采集每個測試項的并行測試時間，找出并行測試時間大于一預定義時間的測試項；
調整所述找出的測試項的參數以縮短該測試項的測試時間，評估所述芯片的并行測試效率。
7.根據權利要求6所述的集成電路測試裝置，其特征在于：所述芯片的并行測試效率
其中：n表示測試項的數量；
Tsi表示單site測試方法下測試項i的測試時間；
Ts表示單site測試方法下所有測試項的測試時間；
Xi表示測試項i的并行測試效率。
8.根據權利要求7所述的集成電路測試裝置，其特征在于：所述測試項i的并行測試效率為Xi＝(N-Ki)/(N-1)*Xbaseline，
其中：N表示并行測試的site數，所述N≥2；
Ki表示并行測試下測試項i的測試時間；
Xbaseline表示自動測試設備基本的并行測試效率。
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