[發明專利]半導體存儲器件

有效

• 申請號: 201210185828.X
• 申請日: 2012-06-07
• 公開（公告）號: CN103093800B
• 公開（公告）日: 2017-09-29
• 發明（設計）人: 金镕美
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 北京弘權知識產權代理事務所(普通合伙)11363
• 代理人: 俞波,郭放

相關申請的交叉引用

本申請要求2011年11月7日提交的韓國專利申請No.10-2011-0115255的優先權，其全部內容通過引用合并于此。

技術領域

本發明的示例性實施例涉及一種半導體存儲器件，且更具體而言涉及一種半導體存儲器件的數據輸出路徑。

背景技術

圖1示出現有的半導體存儲器件的數據輸出路徑。

參見圖1，現有的半導體存儲器件的數據輸出路徑100包括時鐘發生器110、管道鎖存器120、管道鎖存驅動器130、觸發器(trigger)140、預驅動器150和輸出緩沖器160。時鐘發生器110響應于延遲鎖定環(DLL)(未示出)中所產生的延遲鎖定環時鐘RCLKDLL和FCLKDLL而產生差動內部時鐘RCLKDO、RCLKDOB、FCLKDO和FCLKDOB。管道鎖存器120基于并行輸入的數據DATA與源時鐘的下降沿和上升沿同步地串行地輸出串行數據RDOB和FDOB。管道鎖存驅動器130驅動串行數據RDOB及FDOB以輸出數據RDODB及FDODB。觸發器140接收數據RDODB及FDODB且響應于ODT取反信號ODTB和DQS前導固定信號QPRE而與差動內部時鐘RCLKDO、RCLKDOB、FCLKDO及FCLKDOB同步地輸出數據UPDNB。預驅動器150控制數據UPDNB的轉換率(slew rate)以輸出數據RDATA和FDATA。輸出緩沖器160從預驅動器150接收數據RDATA及FDATA并且將它們輸出至數據焊盤DQ。

圖2是說明圖1所示的時鐘發生器110的內部結構的框圖。

參考圖2，時鐘發生器110包括具有反相器IV00、IV01、IV02和IV03的反相器鏈以及具有反相器IV00′、IV01′、IV02′和IV03′的反相器鏈。時鐘發生器110接收延遲鎖定環時鐘RCLKDLL及FCLKDLL且輸出差動內部時鐘RCLKDO、RCLKDOB、FCLKDO及FCLKDOB。本文中，差動內部時鐘RCLKDO、RCLKDOB、FCLKDO及FCLKDOB包括與延遲鎖定環時鐘RCLKDLL的上升沿同步的差動內部時鐘RCLKDO及RCLKDOB以及與延遲鎖定環時鐘FCLKDLL的上升沿同步的差動內部時鐘FCLKDO及FCLKDOB。

圖3是說明圖1所示的管道鎖存驅動器130的內部結構的框圖。

參見圖3，管道鎖存驅動器130包括第一驅動單元131和第二驅動單元133。第一驅動單元131驅動并輸出與源時鐘的上升沿同步的數據RDOB。第二驅動單元133驅動并輸出與源時鐘的下降沿同步的數據FDOB。

本文中，第一驅動單元131包括第一PMOS晶體管PP00、第二PMOS晶體管PP01、第一NMOS晶體管NN00、第二NMOS晶體管NN01和第一反相器IV04。第一PMOS晶體管PP00經由柵極接收接地電壓VSS，且包括耦接在電源電壓(VDD)端子與第一耦接節點N00之間的源極和漏極。第二PMOS晶體管PP01經由柵極接收與源時鐘的上升沿同步的數據RDOB，且包括耦接在第一耦接節點N00與第一輸出節點ON00之間的源極和漏極。第一NMOS晶體管NN00經由柵極接收與源時鐘的上升沿同步的數據RDOB，且包括耦接在第一輸出節點ON00與第二耦接節點N01之間的源極和漏極。第二NMOS晶體管NN01經由柵極接收電源電壓VDD，且包括耦接在第二耦接節點N01與接地電壓(VSS)端子之間的漏極和源極。第一反相器IV04將第一輸出節點ON00的輸出反相且輸出反相的輸出。

除接收與源時鐘的下降沿同步的數據FDOB外，第二驅動單元133具有與第一驅動單元131相同的結構。因此，為方便起見，本文中省略關于第二驅動單元133的進一步說明。

圖4是說明圖1所示的觸發器140的內部結構的框圖。

參見圖4，觸發器140包括第一同步單元141、第二同步單元143、第一電壓電平固定單元145、第二電壓電平固定單元147和反相單元149。