[發明專利]基于延遲的雙軌預充邏輯輸入轉換器

有效

• 申請號: 201210180533.3
• 申請日: 2012-06-01
• 公開（公告）號: CN102684677A
• 公開（公告）日: 2012-09-19
• 發明（設計）人: 賈嵩;李夏禹;劉俐敏
• 申請（專利權）人: 北京大學
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 王瑩

技術領域

本發明涉及集成電路技術領域，特別是涉及一種基于延遲的雙軌預充邏輯輸入轉換器。

背景技術

隨著信息技術的大力發展，信息的安全性越來越重要，相應地出現了各種保密設備，如廣泛使用的智能卡。它使用在移動電話、付費電視、計算機訪問控制、身份卡、信用卡、電子商務等應用中。旁道攻擊是基于旁道信息的攻擊，它利用密碼分析技術，使用保密設備所泄漏的信息來恢復正在使用的密鑰。旁道攻擊類型有很多種，其中最常見、威脅最大的攻擊方式之一差分能量分析(Differential?PowerAnalysis，DPA)受到越來越多的關注。DPA的理論基礎是：在加密過程中要消耗能量，而消耗的能量隨處理的數據不同會有微小的變化。根據這種變化確定處理的數據是0還是1，進而有可能猜出加密算法中所使用的密鑰。

針對差分能量分析，國內外有大量的學者進行著相關的研究工作。其中一個有效的手段就是從集成電路底層設計出發，讓芯片在處理不同數據時，所消耗的能量都基本一樣。基于這個思想，有很多電路結構被提出來。雙軌預充邏輯電路有兩個互補對稱的輸出，無論處理數據1還是0，總有一個輸出節點放電，以此達到能量消耗與處理數據無關的目的。但是由于工藝或者電路結構的原因，其對稱的輸出節點電容總有差別，使得處理1和0時，放電電量有差別，使得能量消耗不能很好地保持一致。針對雙軌預充邏輯的這個缺點，在文獻[1](Marco?Bucci，Luca?Giancane，RaimondoLuzzi，etal.，“Delay-BasedDual-Rail?Precharge?Logic”，IEEE?Transactions?on?Very?Large?ScaleIntegration(VLSI)Systems，July?2011，Volume?19，Issue?7，pp.1147-1153)中提出了基于延遲的雙軌預充邏輯。其思想就是讓兩個互補的輸出節點在每個時鐘周期，不管處理數據是1還是0，都要進行一次充電和放電。這樣每個周期的能量消耗就能保持幾乎完全一致。

基于延遲的雙軌預充邏輯電路提出了新的輸入輸出信號的格式標準，所以在與互補金屬氧化物半導體(Complementary?Metal?OxideSemiconductor，CMOS)電路互連時，就需要相應的信號格式轉換器，即輸入輸出的接口電路。在文獻[1]中，給出了相應的輸入輸出轉換器的具體電路結構。

圖1給出了基于延遲的雙軌預充邏輯(Delay-based?Dual-railPrecharge?Logic，DDPL)的與非門結構。該電路邏輯與普通雙軌動態電路邏輯相比，電路結構完全一樣，其特殊性在于其輸入輸出信號不同于普通CMOS動態電路的輸入輸出信號。在圖2中給出了DDPL的邏輯1和邏輯0的波形?？梢钥吹剑陬A充階段(時鐘高電平期間)，邏輯1和邏輯0都處于高電平，在求值階段，時鐘低電平一到，邏輯1會馬上下跳到0，而邏輯0需要等待一小段延遲Δ后才會下降到0。這樣，設置邏輯1和0之后，在每個時鐘周期，電路輸出節點都會進行一次充電和放電，這樣每個周期不管處理的數據是什么，消耗的總的功耗是一定的，進而可以有效地防御DPA的攻擊。具體以圖1中與非門為例，預充階段，輸出節點Y和都被預充到高電平，求值時，在延遲Δ期間，根據數據不同而區分出輸出節點，在Δ之后，由于輸入信號A、B、都會變為0，從而輸出節點都會下拉到0。圖3給出了輸入信號A和B都為邏輯1時，該電路的工作波形。

所以，DDPL電路可以有效地抵御DPA的攻擊，在參考文獻[1]中，也具體分析了其處理不同數據時的功耗數據。由于DDPL的邏輯1和邏輯0不同于CMOS電路，所以在與CMOS電路進行兼容時，就必須有對應的結構電路(包括輸入接口和輸出接口)。在文獻[1]中也給出了這兩種接口電路的具體結構，分別為輸入結構CMOS-to-DDPL轉換器和輸出結構DDPL-to-CMOS轉換器。

輸入接口CMOS-to-DDPL轉換器的作用是將CMOS輸入信號轉換成DDPL中的邏輯信號。圖4給出了輸入轉換器需要實現的邏輯功能。輸入為CMOS邏輯信號A和輸出為DDPL邏輯信號Y和如果A為1，則Y在時鐘低電平到來后，馬上下拉到0，如果A為0，則Y在時鐘低電平到來后，經過一段延遲時間Δ后，下拉到0。