[發明專利]半導體結構及其形成方法

有效

• 申請號: 201210175345.1
• 申請日: 2012-05-30
• 公開（公告）號: CN102683385A
• 公開（公告）日: 2012-09-19
• 發明（設計）人: 王巍;王敬;郭磊
• 申請（專利權）人: 清華大學
• 主分類號: H01L29/04
• 分類號: H01L29/04;H01L29/78;H01L21/336
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 張大威

技術領域

本發明涉及半導體設計及制造技術領域，特別涉及一種在溝道區和源漏區下方形成稀土氧化物層的半導體結構及其形成方法。

背景技術

隨著半導體技術的發展，半導體基本元件金屬-氧化物-半導體場效應晶體管(MOSFET)的特征尺寸的不斷縮小，當特征尺寸進入深亞微米乃至納米量級時，原來大尺寸下并不存在或者并不顯著的不利于器件性能的一系列效應逐漸顯現出來。例如亞閾值電壓降低、漏致勢壘降低和漏電流過大等效應。

為解決上述問題，一種方案是根據器件類型不同對器件的特定區域引入相應的應力，從而提高器件的載流子遷移率，進而提升器件性能。在深亞微米和納米級器件中，合適的應力對提升器件性能是至關重要的。傳統的應力引入方式包括：在源漏區摻入替位式元素以改變晶格常數，或者在形成器件結構之后另外生長應力帽層等。這些傳統的應力引入方式最主要的缺陷之一在于應力類型難以調節，工藝復雜。并且，隨著器件特征尺寸的進一步縮小，傳統的應力引入方式將難以形成有效的應力，從而難以達到顯著提高半導體器件性能的效果。

發明內容

本發明的目的旨在至少解決上述技術缺陷之一，特別是解決現有技術中小尺寸器件漏電嚴重以及應力引入困難、工藝復雜和應力效果不理想的缺陷。

為達到上述目的，本發明一方面提供一種半導體結構，包括：半導體襯底；形成在所述半導體襯底上的稀土氧化物層；和形成在所述稀土氧化物層上的溝道區以及形成在所述溝道區兩側的源區和漏區。其中，所述稀土氧化物層的材料的晶格常數a與所述溝道區和或所述源區和漏區的半導體材料的晶格常數b的關系為：a=(n±c)b，其中n為整數，c為晶格常數失配率，0<c≤15%。

在本發明的一個實施例中，所述稀土氧化物層的厚度不小于5nm。為了保證稀土氧化物層的表層附近的晶格常數不被襯底影響，以及保證能夠引入較大的應力，稀土氧化物層的厚度不宜過小。

在本發明的一個實施例中，所述稀土氧化物層的材料包括：(Gd_1-xEr_x)₂O₃、(Gd_1-xNd_x)₂O₃、(Er_1-xNd_x)₂O₃、(Er_1-xLa_x)₂O₃、(Pr_1-xLa_x)₂O₃、(Pr_1-xNd_x)₂O₃、(Pr_1-xGd_x)₂O₃中的一種或多種的組合，其中x的取值范圍為0-1。

在本發明的一個實施例中，所述稀土氧化物層通過外延生長形成。

在本發明的一個實施例中，所述源區和漏區以及所述溝道區通過晶體生長的方式形成，從而有利于得到高質量低缺陷的晶體。

在本發明的一個實施例中，所述源區和漏區以及所述溝道區的材料包括：Si、Ge、任意組分SiGe、III-V族半導體材料和II-VI族半導體材料。

在本發明的一個實施例中，所述源區和漏區的材料為金屬。對于具有金屬源漏的CMOS器件，稀土氧化物層主要對溝道區引入應力。采用金屬源漏，有利于減小源漏區的串聯電阻，配合應力在溝道中的作用，進一步提高器件的驅動電流。

本發明另一方面還提供一種半導體結構的形成方法，包括以下步驟：S01：提供半導體襯底；S02：在所述半導體襯底上形成稀土氧化物層；和S03：在所述稀土氧化物層上形成溝道區，以及在所述溝道區兩側形成源區和漏區。其中，所述稀土氧化物層的材料的晶格常數a與所述溝道區和或所述源區和漏區的半導體材料的晶格常數b的關系為：a=(n±c)b，其中n為整數，c為晶格常數失配率，0<c≤15%。

在本發明的一個實施例中，所述稀土氧化物層的厚度不小于5nm。為了保證稀土氧化物層的表層附近的晶格常數不被襯底影響，以及保證能夠引入較大的應力，稀土氧化物層的厚度不宜過小。