[發(fā)明專利]一種高穩(wěn)態(tài)多端口PUF電路

有效

• 申請?zhí)枺?/td>: 201210174966.8
• 申請日: 2012-05-28
• 公開（公告）號: CN102710252A
• 公開（公告）日: 2012-10-03
• 發(fā)明（設(shè)計）人: 張躍軍;汪鵬君;張學龍
• 申請（專利權(quán)）人: 寧波大學
• 主分類號: H03K19/094
• 分類號: H03K19/094
• 代理公司: 寧波奧圣專利代理事務(wù)所(普通合伙) 33226
• 代理人: 程曉明

技術(shù)領(lǐng)域

本發(fā)明涉及一種芯片PUF防偽技術(shù)領(lǐng)域，尤其是涉及一種高穩(wěn)態(tài)多端口PUF電路。

背景技術(shù)

2001年3月Pappu在《Physical?One-Way?Functions》中提出的物理不可克隆函數(shù)（Physical?Unclonable?Functions，簡稱PUF）具有唯一性和不可克隆性，可以被廣泛用來作為身份認證和防偽手段。集成芯片上采用PUF技術(shù)最早由麻省理工大學的Gassend等研究人員提出。PUF技術(shù)是一種芯片領(lǐng)域的“生物特征”識別技術(shù)，也可以稱之為“芯片DNA”技術(shù)，其通過PUF電路提取芯片制造過程中不可避免產(chǎn)生的工藝偏差（包括氧化層厚度，W/L和隨機離子參雜等因素），生成無限多個、特有的密鑰，這些密鑰不可預(yù)測和安排，永久存在，即使是芯片的制造商也無法仿制。PUF電路從芯片上動態(tài)提取這個芯片所特有的無限多的密鑰，這些密鑰可以廣泛的應(yīng)用于芯片的安全和防偽。PUF技術(shù)可以提高芯片和芯片系統(tǒng)的安全和可靠等級，在芯片安全防偽領(lǐng)域取得了廣泛的應(yīng)用。

目前，芯片的PUF防偽技術(shù)中主要采用傳統(tǒng)的單端口PUF電路。傳統(tǒng)的單端口PUF電路中的PUF電路單元主要采用Holcomb等提出的利用SRAM上電初始值實現(xiàn)PUF的電路結(jié)構(gòu)。如圖1所示，該PUF電路單元由交叉耦合反相器V1、第一NMOS傳輸管T1和第二NMOS傳輸管T2構(gòu)成。交叉耦合反相器由兩個NMOS管和兩個PMOS管組成，第一NMOS傳輸管T1和第二NMOS傳輸管T2與交叉耦合反相器的連接點Q和????????????????????????????????????????????????為兩個狀態(tài)節(jié)點。當PUF電路單元沒有接電源的時候，兩個狀態(tài)節(jié)點都為00；當PUF電路單元接通電源后，由于交叉耦合反相器存在不同的驅(qū)動能力，00不穩(wěn)定的狀態(tài)將過渡到穩(wěn)定的狀態(tài)10或01，11狀態(tài)為不穩(wěn)定狀態(tài)和不可到達。交叉耦合反相器的狀態(tài)由組成其的晶體管閾值電壓匹配情況決定，PUF電路單元產(chǎn)生的邏輯電平輸出對應(yīng)交叉耦合反相器隨機Vt的工藝偏差。該PUF電路單元主要利用指紋識別的方法來提取SRAM上電產(chǎn)生的物理指紋，從而有效地提取制造時的物理器件隨機的閾值電壓失配，并消除隨機噪聲的干擾，但是在第一NMOS傳輸管T1和第二NMOS傳輸管T2都打開的情況下，Q和兩個狀態(tài)節(jié)點直接與外部電路導通，其邏輯狀態(tài)容易受到外部信號和噪聲的干擾，以致PUF電路單元噪聲容限較小，穩(wěn)定性較差。由于單端口PUF電路只具有一個端口，每次訪問只能輸出一個密鑰，當需要輸出多個密鑰時，需要對其進行頻繁訪問，不但耗時而且會導致功耗增加。為此，多端口PUF電路的研究具有現(xiàn)實意義。另外如果將上述PUF電路單元應(yīng)用于多端口PUF電路，該PUF電路單元的噪聲容限會隨著端口的增加而越來越小，從而多端口PUF電路的噪聲容限也越來越小，以致多端口PUF電路的輸出結(jié)果很容易受到噪聲的干擾，可靠性和準確性很低，芯片安全性能差。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是提供一種具有多個相互獨立的訪問端口，可以實現(xiàn)一次訪問中輸出多個密鑰，避免對PUF電路的頻繁訪問，節(jié)省時間、功耗較低的高穩(wěn)態(tài)多端口PUF電路。

本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為：一種高穩(wěn)態(tài)多端口PUF電路，包括譯碼電路模塊、PUF電路單元陣列、靈敏放大器、選擇器、鎖存器、時序控制電路模塊和FIFO輸出電路單元，所述的譯碼電路模塊與所述的PUF電路單元陣列連接，所述的PUF電路單元陣列與所述的靈敏放大器連接，所述的靈敏放大器與所述的選擇器連接，所述的選擇器與所述的鎖存器連接，所述的鎖存器與所述的FIFO輸出電路單元連接，所述的時序控制電路模塊分別與所述的譯碼電路模塊、所述的PUF電路單元陣列、所述的靈敏放大器、所述的選擇器和所述的鎖存器連接，所述的PUF電路單元陣列包括至少兩個PUF電路單元。