[發明專利]半導體盲孔的檢測方法

有效

• 申請號: 201210174089.4
• 申請日: 2012-05-30
• 公開（公告）號: CN103456653A
• 公開（公告）日: 2013-12-18
• 發明（設計）人: 陳逸男;徐文吉;葉紹文;劉獻文
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L21/768
• 代理公司: 深圳新創友知識產權代理有限公司 44223
• 代理人: 江耀純

技術領域

本發明涉及一種檢測方法，特別是涉及一種半導體盲孔的檢測方法。

背景技術

隨著芯片和封裝器件的不斷微縮及元件集成度的逐漸提升，封裝技術從最初的針腳插入式封裝、球柵陣列端子型封裝（Ball?Grid?Array,BGA）而發展到最新的三維封裝技術（3D?Package）。由于三維封裝可以提高互連線的密度、降低封裝尺寸(form?factor)，因此具有很好的應用前景。一般來說，在晶圓級(wafer-level)三維封裝技術中，是利用穿硅通孔（TSV,Through-Silicon-Via）當作芯片間的內連接路徑。由于各硅通孔垂直于芯片，所以各芯片能夠實現路徑最短和集成度最高的互連．并且能夠減少芯片面積、緩解互連延遲問題、并使邏輯電路的性能大大提高。

對于前通孔(via?first)的硅通孔制作工藝，工藝通常包括盲孔的形成(via?formation)、盲孔的填充(via?filling)、晶圓接合(wafer?bonding)等等步驟。舉例來說，盲孔會先形成于芯片中，并被填充導電材料，然后再經過硅晶圓減薄（拋光）工藝，使盲孔的另一段被暴露出而成為一通孔。此通孔可以在之后的工藝中和另一芯片連接。為了判斷盲孔的深度和良率，一般可以利用光學顯微鏡或電子束測試設備的電壓對比模式(electron?beam?voltage?contrast?mode)等檢測設備來判斷。但是，當半導體盲孔的深寬比不斷提高，使其深度超過80微米(μm)時，光學顯微鏡就沒有辦法清楚觀察到盲孔底部。且由于各盲孔的底部都會電連接具有導電性的硅材料，因此也無法利用電子束測試設備的電壓對比模式準確分辨盲孔的深度和盲孔底部是否有殘渣存在。

發明內容

本發明提供了一種半導體盲孔的檢測方法，以解決現有技術的檢測缺陷。

為解決上述問題，本發明提供了一種一種半導體盲孔的檢測方法，包括提供一包括導電區的半導體基底；形成多個暴露出所述導電區的盲孔，其中至少一盲孔的底部區域具有電阻率大于導電區的高電阻層，且高電阻層和導電區間沒有歐姆接觸;于各個盲孔的側壁上形成一層阻檔層，其中阻檔層的電阻率大于導電區的電阻率;于多個盲孔內填入導電材料，且導電材料位在阻檔層上；進行一熱工藝，使導電材料和半導體基底間的部分區域形成歐姆接觸；及利用帶電射線照射填滿有導電材料的多個盲孔。

附圖說明

圖1是本發明半導體基底中具有多個盲孔的上視示意圖。

圖2是沿著圖1中切線2-2’的半導體基底剖面示意圖。

圖3是多個盲孔中填滿有導電物質的半導體基底剖面示意圖。

圖4是多個盲孔中填滿有導電物質的上視示意圖。

圖5是沿著圖4中切線5-5’的半導體基底剖面示意圖。

圖6是類似沿著圖4中切線5-5’的半導體基底剖面示意圖。

其中，附圖標記說明如下：

1????半導體基底????????????10???盲孔

10a??第一盲孔??????????????10b??第二盲孔

10c??第三盲孔??????????????10d??第四盲孔

12???絕緣層????????????????16???導電區

20???殘渣??????????????????20a??殘渣

20b??殘渣??????????????????21???熱處理工藝

30???導電材料??????????????31???電子束

40a??接面??????????????????40b??接面

40c??接面????????50???阻檔層

具體實施方式

雖然本發明以優選實施例公開如下，然而其并非用來限定本發明，任何本領域的技術人員，在不脫離本發明的精神和范圍內，當可作些許的更動與潤飾，因此本發明的保護范圍以權利要求書所界定的為標準，為了不使本發明的精神難懂，部分公知結構和工藝步驟的細節將不在此揭露。

同樣地，附圖所表示為優選實施例中的裝置示意圖，但并非用來限定裝置的尺寸，特別是，為使本發明可更清晰地呈現，部分元件的尺寸可能放大呈現在圖中。而且，多個優選實施例中所公開相同的元件將標示相同或相似的符號，以使說明更容易且清晰。