[發明專利]使用圖形處理器的多個顯示頭的抗混疊

無效

• 申請號: 201210172738.7
• 申請日: 2007-05-11
• 公開（公告）號: CN102693712A
• 公開（公告）日: 2012-09-26
• 發明（設計）人: 鄧肯·A·里亞赫;布里杰什·特里帕蒂;布雷特·T·漢尼根;菲利普·布朗寧·約翰遜;布賴恩·M·凱萊赫;弗蘭克·R·迪亞爾
• 申請（專利權）人: 輝達公司
• 主分類號: G09G5/36
• 分類號: G09G5/36;G06F3/14;G06T1/20
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;顧珊

1.一種用于圖形處理器的顯示頭，其包含：

第一輸入路徑，其經配置以傳播由第一圖形處理器生成的第一經γ校正的像素；

第二輸入路徑，其經配置以傳播由第二圖形處理器生成的第二經γ校正的像素；

像素組合器，其耦合到所述第一輸入路徑和所述第二輸入路徑，且經配置以摻合所述第一經γ校正的像素與所述第二經γ校正的像素以生成摻合像素，其中所述摻合逼近外部線性像素與內部線性像素的經γ校正的摻合；和

選擇電路，其經配置以選擇所述第一經γ校正的像素、所述第二經γ校正的像素或所述摻合像素中的一者作為輸出像素。

2.根據權利要求1所述的用于圖形處理器的顯示頭，其中所述顯示頭進一步包括：

除法電路，其經配置以將所述摻合像素除以除數。

3.根據權利要求2所述的用于圖形處理器的顯示頭，其中所述除數選自包括除數1和2的候選除數集合中。

4.根據權利要求1所述的用于圖形處理器的顯示頭，其中所述像素組合器包括除法電路，所述除法電路經配置以在摻合所述第一經γ校正的像素與所述第二經γ校正的像素之前將所述第一經γ校正的像素除以除數。

5.根據權利要求2所述的用于圖形處理器的顯示頭，其中所述除數選自包括除數1、2和4的候選除數集合中。

6.根據權利要求1所述的用于圖形處理器的顯示頭，其中所述像素組合器經配置以通過將所述第一經γ校正的像素與所述第二經γ校正的像素相加而生成所述摻合像素。

7.根據權利要求1所述的用于圖形處理器的顯示頭，其中所述第一像素和所述第二像素為經γ校正的像素，且其中所述像素組合器經配置以通過計算所述第一經γ校正的像素與所述第二經γ校正的像素的經γ校正的摻合而生成所述摻合像素。

8.根據權利要求7所述的用于圖形處理器的顯示頭，其中所述經γ校正的摻合的逼近是根據下式計算得到的：

(4P_i+4P_e+|P_i-P_e|)/4，

其中P_i是第一經γ校正的像素，P_e是第二經γ校正的像素。

9.一種圖形處理器，其包含：

顯示管線，其經配置用于生成第一經γ校正的像素；

輸入端口，其經配置用于從外部像素源接收第二經γ校正的像素；以及

顯示頭，其具有：

耦合到所述顯示管線的第一輸入路徑，其經配置以從所述顯示管線接收第一經γ校正的像素；

耦合到所述輸入端口的第二輸入路徑，其經配置以從所述輸入端口接收第二經γ校正的像素；

像素組合器，其耦合到所述第一輸入路徑和所述第二輸入路徑，且經配置以摻合所述第一經γ校正的像素與所述第二經γ校正的像素以生成摻合像素，其中所述摻合逼近外部線性像素與內部線性像素的經γ校正的摻合；和

選擇電路，其經配置以選擇所述第一經γ校正的像素、所述第二經γ校正的像素或所述摻合像素中的一者作為輸出像素。

10.根據權利要求9所述的圖形處理器，其中所述顯示管線包括：

濾波器單元，其經配置用于將抗混疊濾波施加到與所述第一經γ校正的像素相關聯的多個采樣值上。

11.根據權利要求9所述的圖形處理器，進一步包括：

多個輸出端口；以及

耦合到所述顯示頭和所述多個輸出端口之間的輸出電路；

其中所述輸出電路經配置用于選擇性地將所述輸出像素傳遞到其中一個輸出端口。

12.根據權利要求11所述的圖形處理器，其中所述多個輸出端口包括第一輸出端口，其經配置用于連接到另一圖形處理器的輸入端口。