[發(fā)明專利]提高載流子遷移率的CMOS器件的制作方法及器件結(jié)構(gòu)

有效

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• 申請日: 2012-05-28
• 公開（公告）號: CN102683286A
• 公開（公告）日: 2012-09-19
• 發(fā)明（設(shè)計）人: 劉格致;黃曉櫓
• 申請（專利權(quán)）人: 上海華力微電子有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 上海思微知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 陸花

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路制造領(lǐng)域，特別是涉及一種提高載流子遷移率的CMOS器件的制作方法及器件結(jié)構(gòu)。

背景技術(shù)

隨著半導(dǎo)體技術(shù)的發(fā)展，半導(dǎo)體相關(guān)制造工藝不斷創(chuàng)新以及集成電路芯片按照比例尺寸不斷縮小的發(fā)展趨勢，不可避免的使得晶體管和其他元件運轉(zhuǎn)的恒定材料和物理效應(yīng)受到影響。進(jìn)入40nm工藝之后，如何提高器件性能，在達(dá)到高開啟電流的同時抑制關(guān)斷漏電成為了器件設(shè)計的一個核心問題。

研究實施證明應(yīng)力工程在半導(dǎo)體工藝和器件的性能方面所起的作用越來越明顯，應(yīng)力工程廣泛適應(yīng)于改進(jìn)晶體管載流子遷移率的半導(dǎo)體器件上，從而改善半導(dǎo)體器件性能。

載流子的遷移率所受到的應(yīng)力層影響在當(dāng)前的半導(dǎo)體器件的應(yīng)力領(lǐng)域已經(jīng)有所披露，即在形成晶體管溝道的摻雜半導(dǎo)體晶格中，拉應(yīng)力提高電子遷移率，降低空穴遷移率，而壓應(yīng)力提高空穴遷移率，降低電子遷移率。而與導(dǎo)致其發(fā)生物理效應(yīng)相關(guān)的理論對于其開發(fā)并不重要。

現(xiàn)有技術(shù)中已經(jīng)提出了大量的結(jié)構(gòu)和材料應(yīng)用于半導(dǎo)體材料中包含拉應(yīng)力或壓應(yīng)力，例如在中國專利CN102110611A中，提供一種直接在NMOS的源極區(qū)、漏極區(qū)上方的接觸孔中形成具有拉應(yīng)力性質(zhì)的材料，例如鎢，從而對NMOS的溝道區(qū)施加拉應(yīng)力，而后選擇性的去除全部或部分柵極結(jié)構(gòu)層，從而對NMOS器件溝道區(qū)施加拉應(yīng)力的制作方法，但該制作工藝改變了原有器件形狀與性質(zhì)，對器件性能造成干擾，并且制造工藝復(fù)雜，不能有效降低工藝成本，而且不利于器件尺寸的持續(xù)縮小。

發(fā)明內(nèi)容

鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明提供一種新的半導(dǎo)體器件的制作方法，不會對器件形狀造成破壞而且避免了制作工藝對器件性能的干擾，并且制造工藝要求低，也有利于器件尺寸的持續(xù)縮小，同時提高了載流子遷移率從而改善器件性能。

為實現(xiàn)上述目的及其他相關(guān)目的，提供一種提高載流子遷移率的CMOS器件的制作方法，包括以下步驟：提供包含NMOS有源區(qū)、PMOS有源區(qū)和周邊區(qū)域的襯底；在所述襯底的周邊區(qū)域形成多個淺溝槽隔離(STI)結(jié)構(gòu)；刻蝕臨近所述NMOS有源區(qū)的淺溝槽隔離(STI)結(jié)構(gòu)之間的襯底以形成拉應(yīng)力凹槽；在所述拉應(yīng)力凹槽內(nèi)填充拉應(yīng)力材料；刻蝕臨近所述PMOS有源區(qū)的淺溝槽隔離(STI)結(jié)構(gòu)之間的襯底以形成壓應(yīng)力凹槽；以及在所述壓應(yīng)力凹槽內(nèi)填充壓應(yīng)力材料。

可選地，在所述襯底的周邊區(qū)域形成多個淺溝槽隔離結(jié)構(gòu)的步驟包括：在所述襯底上形成氧化層；在所述氧化層上形成第一硬掩膜層；在所述第一硬掩膜層上形成圖形化的光刻膠；以所述圖形化的光刻膠為掩膜刻蝕所述第一硬掩膜層和所述氧化層形成圖形化的第一硬掩膜層和圖形化的氧化層；以所述圖形化的第一硬掩膜層為掩膜，刻蝕所述襯底形成隔離溝槽；在所述隔離溝槽中以及圖形化的第一硬掩膜層上形成填充材料；

可選地，在所述拉應(yīng)力凹槽內(nèi)填充拉應(yīng)力材料的步驟之后，還包括：去除所述圖形化的第一硬掩膜層。

可選地，去除所述圖形化的第一硬掩膜層后，在形成壓應(yīng)力凹槽之前，還包括：在所述圖形化的氧化層、淺溝槽隔離結(jié)構(gòu)和拉應(yīng)力材料上形成第二硬掩膜層；在所述第二掩膜層上形成圖形化的光刻膠；以及以所述圖形化的光刻膠為掩膜刻蝕所述第二掩膜層形成圖形化的第二掩膜層。

可選地，在所述壓應(yīng)力凹槽內(nèi)填充壓應(yīng)力材料的步驟之后，還包括：去除所述圖形化的第二硬掩膜層和剩余的圖形化的氧化層。

可選地，濕法刻蝕臨近所述NMOS有源區(qū)的淺溝槽隔離結(jié)構(gòu)之間的襯底以形成拉應(yīng)力凹槽。

可選地，濕法刻蝕臨近所述PMOS有源區(qū)的淺溝槽隔離結(jié)構(gòu)之間的襯底以形成壓應(yīng)力凹槽。

可選地，通過外延生長的方式在所述拉應(yīng)力凹槽內(nèi)填充拉應(yīng)力材料。

可選地，所述拉應(yīng)力材料為SiC。

可選地，通過外延生長的方式在所述壓應(yīng)力凹槽內(nèi)填充壓應(yīng)力材料。

可選地，所述壓應(yīng)力材料為SiGe。

可選地，所述第一硬掩膜層和第二硬掩膜層為氮化硅層。

可選地，本發(fā)明還包含一種采用上述方法制作的NMOS器件。

可選地，在所述壓應(yīng)力凹槽內(nèi)填充壓應(yīng)力材料的步驟之后，還包括：進(jìn)行離子注入工藝形成N型阱區(qū)；進(jìn)行離子注入工藝形成P型阱區(qū)；在所述NMOS有源區(qū)和PMOS有源區(qū)上分別形成柵極結(jié)構(gòu)；以及在所述柵極結(jié)構(gòu)側(cè)壁形成柵極側(cè)墻。

本發(fā)明還包含一種采用上述方法制作的CMOS器件