[發明專利]半導體器件及形成該半導體器件的方法無效
| 申請號: | 201210167176.7 | 申請日: | 2012-05-25 |
| 公開(公告)號: | CN102800694A | 公開(公告)日: | 2012-11-28 |
| 發明(設計)人: | 三笠典章 | 申請(專利權)人: | 爾必達存儲器株式會社 |
| 主分類號: | H01L29/423 | 分類號: | H01L29/423;H01L29/06;H01L27/108 |
| 代理公司: | 中原信達知識產權代理有限責任公司 11219 | 代理人: | 梁曉廣;關兆輝 |
| 地址: | 日本*** | 國省代碼: | 日本;JP |
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| 摘要: | |||
| 搜索關鍵詞: | 半導體器件 形成 方法 | ||
技術領域
本發明總體上涉及一種半導體器件及形成該半導體器件的方法。
要求于2011年5月27日提交的日本專利申請No.2011-119360的優先權,該專利申請的內容通過參考并入本文中。
背景技術
近年來,諸如DRAM(動態隨機訪問存儲器)的半導體器件的納米尺度化在持續推進。結果,如果晶體管的柵長度變短,則會導致晶體管中的短溝道效應變得明顯,亞閾值電流增加,且晶體管閾值電壓(Vt)減小。
增大半導體襯底的雜質濃度以抑制晶體管閾值電壓(Vt)的減小,將增大結漏電流。
由于該原因,所以在作為半導體器件的DRAM中的納米尺度化的DRAM存儲單元將使刷新特性劣化。
日本專利申請公開No.JPA?2006-339476和JPA?2007-081095公開了一種所謂的凹槽柵晶體管(凹陷溝道晶體管),其中柵電極被掩埋在形成于半導體襯底的前表面側的凹槽中。
通過制作晶體管凹槽柵晶體管,可以物理地并且充分地獲得有效的溝道長度(柵長度),從而能夠獲得具有最小工藝尺寸在60nm以下的納米尺度化的單元的DRAM。
在日本專利申請公開No.JPA?2007-081095中,公開了一種DRAM,該DRAM具有:兩個凹槽,形成為在半導體襯底中彼此鄰近;柵電極,形成在每一個凹槽中,并在凹槽之間有中間柵絕緣膜;第一雜質擴散區,為兩個柵電極共用,該第一雜質擴散區形成在半導體襯底的表面上并位于兩個柵電極之間;以及第二雜質擴散區,形成在半導體襯底的表面上并位于兩個柵電極的元件分離區側上。
發明內容
在一個實施例中,半導體器件可包括,但不限于:半導體襯底,具有第一柵溝槽,所述第一柵溝槽具有彼此相對的第一側和第二側;第一擴散區,位于所述第一柵溝槽下方;第二擴散區,位于所述半導體襯底中,所述第二擴散區覆蓋所述第一柵溝槽的所述第一側的上部部分;以及第三擴散區,位于所述半導體襯底中。第三擴散區覆蓋第一柵溝槽的第二側。第三擴散區連接至第一擴散區。第三擴散區具有比第一柵溝槽的底部深的底部。第三擴散區的底部在水平高度上不同于第一擴散區的底部。
在另一個實施例中,半導體器件可包括,但不限于,半導體襯底、第一隔離區、第二隔離區、第一至第五擴散區。半導體襯底具有第一和第二柵溝槽。第一柵溝槽具有彼此相對的第一和第二側。第二柵溝槽具有彼此相對的第三和第四側。第一隔離區限定半導體襯底的有源區。第二隔離區限定有源區中的器件形成區。第一擴散區設置在第一柵溝槽下方。第二擴散區設置在第二柵溝槽下方。第三擴散區設置在半導體襯底下方。第三擴散區覆蓋第一柵溝槽的第一側的上部部分。第四擴散區設置在半導體襯底中。第四擴散區覆蓋第二柵溝槽的第一側的上部部分。第五擴散區設置在半導體襯底中。第五擴散區設置在第一和第二柵溝槽之間。第五擴散區覆蓋第一和第二柵溝槽的第二側。第五擴散區連接至第一和第二擴散區。第五擴散區具有比第一和第二柵溝槽的底部深的底部。第五擴散區的底部在水平高度上不同于第一和第二擴散區的底部。
在又一個實施例中,半導體器件可包括,但不限于,半導體襯底、第一擴散區、第二擴散區和溝道區。半導體襯底具有第一柵溝槽,所述第一柵溝槽具有彼此相對的第一和第二側。第一擴散區設置在半導體襯底中。第一擴散區覆蓋第一柵溝槽的第一側的上部部分。第二擴散區設置在半導體襯底中。第二擴散區至少覆蓋第一柵溝槽的第二側和底部。溝道區沿著第一柵溝槽的第一側延伸,并且位于第一和第二擴散區之間。
附圖說明
從下面結合附圖對某些優選實施例進行的描述,本發明的上述特征和優點將更為明顯,其中:
圖1是根據本發明一個或更多個實施例的半導體器件的存儲單元陣列的部分平面圖;
圖2是根據本發明一個或更多個實施例的半導體器件的存儲單元陣列的,沿著圖1的A-A線截取的部分截面正視圖;
圖3是根據本發明一個或更多個實施例的半導體器件的存儲單元陣列的,沿著圖1的A-A線的延伸線截取的部分截面正視圖;
圖4是根據本發明的實施例的變型實施例的半導體器件的存儲單元陣列的,沿著圖1的A-A線截取的部分截面正視圖;
圖5A是根據本發明一個或更多個實施例的形成圖1、2和3的半導體器件的方法中所包含的步驟的部分平面圖;
圖5B是根據本發明一個或更多個實施例的形成圖1、2和3的半導體器件的方法中所包含的步驟的,沿著圖5A的A-A線截取的部分截面正視圖;
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