[發(fā)明專利]基于FPGA的監(jiān)控視頻實時拼接裝置及拼接方法

無效

• 申請?zhí)枺?/td>: 201210166474.4
• 申請日: 2012-05-25
• 公開（公告）號: CN102724477A
• 公開（公告）日: 2012-10-10
• 發(fā)明（設(shè)計）人: 杜西亮;張強
• 申請（專利權(quán)）人: 黑龍江大學(xué)
• 主分類號: H04N7/18
• 分類號: H04N7/18;H04N5/265
• 代理公司: 哈爾濱市松花江專利商標事務(wù)所 23109
• 代理人: 張宏威

1.基于FPGA的監(jiān)控視頻實時拼接裝置，它包括N個攝像頭(1)，其特征是：它還包括N個視頻解碼電路(2)、FPGA控制電路(3)、視頻數(shù)模轉(zhuǎn)換電路(4)和顯示器(5)，F(xiàn)PGA控制電路(3)包括視頻捕獲模塊(31)、Nios?II微處理器(32)、視頻顯示控制模塊(33)、圖像預(yù)處理模塊(34)、圖像拼接模塊(35)和Avalon內(nèi)部交換總線(36)；視頻捕獲模塊(31)、Nios?II微處理器(32)、圖像預(yù)處理模塊(34)、圖像拼接模塊(35)均掛接在Avalon內(nèi)部交換總線(36)上；

N個攝像頭(1)的攝像頭信號輸出端分別與N個視頻解碼電路(2)的攝像頭信號輸入端連接，N個視頻解碼電路(2)的視頻信號輸出端分別與視頻捕獲模塊(31)的N路視頻信號輸入端連接；所述圖像預(yù)處理模塊(34)的圖像信號輸出端與圖像拼接模塊(35)的圖像信號輸入端連接；所述圖像拼接模塊(35)的圖像信號輸出端與視頻顯示控制模塊(33)的圖像信號輸入端連接；視頻顯示控制模塊(33)的視頻轉(zhuǎn)換信號輸出端與視頻數(shù)模轉(zhuǎn)換電路(4)的視頻轉(zhuǎn)換信號輸入端連接；視頻數(shù)模轉(zhuǎn)換電路(4)的顯示信號輸出端與顯示器(5)的一號顯示信號輸入端連接；視頻顯示控制模塊(33)的顯示信號輸出端與顯示器(5)的二號顯示信號輸入端連接；N為正整數(shù)。

2.根據(jù)權(quán)利要求1所述的基于FPGA的監(jiān)控視頻實時拼接裝置，其特征在于它還包括SDRAM存儲器(6)，F(xiàn)PGA控制電路(3)還包括多端口SDRAM控制器(37)，所述多端口SDRAM控制器(37)的視頻信號輸入或輸出端與視頻捕獲模塊(31)的視頻信號輸出或輸入端連接；所述多端口SDRAM控制器(37)的圖像預(yù)處理信號輸入或輸出端與圖像預(yù)處理模塊(34)的圖像預(yù)處理信號輸出或輸入端連接；所述多端口SDRAM控制器(37)的圖像拼接信號輸入或輸出端與圖像拼接模塊(35)的圖像拼接信號輸出或輸入端連接；所述多端口SDRAM控制器(37)的SDRAM控制信號輸出或輸入端與SDRAM存儲器(6)的SDRAM控制信號輸入或輸出端連接。

3.根據(jù)權(quán)利要求1或2所述的基于FPGA的監(jiān)控視頻實時拼接裝置，其特征在于它還包括SRAM存儲器(7)，F(xiàn)PGA控制電路(3)還包括SRAM控制器(38)，所述SRAM控制器(38)掛接在Avalon內(nèi)部交換總線(36)上；SRAM控制器(38)的SRAM控制信號輸入或輸出端與SRAM存儲器(7)的SRAM控制信號輸出或輸入端連接。

4.根據(jù)權(quán)利要求3所述的基于FPGA的監(jiān)控視頻實時拼接裝置，其特征在于它還包括以太網(wǎng)接口(8)，F(xiàn)PGA控制電路(3)還包括以太網(wǎng)接口控制器(39)，所述以太網(wǎng)接口控制器(39)的以太網(wǎng)接口信號輸出或輸入端與以太網(wǎng)接口(8)的以太網(wǎng)接口信號輸入或輸出端連接。

5.基于權(quán)利要求1所述拼接裝置的基于FPGA的監(jiān)控視頻實時拼接方法，其特征是：它由以下步驟實現(xiàn)：

步驟一、采用N個攝像頭采集N路監(jiān)控視頻圖像，N個視頻解碼電路(2)分別將N路監(jiān)控視頻圖像轉(zhuǎn)換為N路數(shù)字信號，并通過Avalon內(nèi)部交換總線(36)輸入至圖像預(yù)處理模塊(34)；

步驟二、圖像預(yù)處理模塊(34)對N路數(shù)字信號進行修正，獲得N幀修正后的圖像，并逐一發(fā)送給圖像拼接模塊(35)；

步驟三、圖像拼接模塊(35)將N幀修正后的圖像進行無縫拼接后，并在顯示器上輸出，實現(xiàn)監(jiān)控視頻實時拼接。