[發明專利]用于數字電路的信號延遲方法、裝置及數字電路系統

有效

• 申請號: 201210165584.9
• 申請日: 2012-05-25
• 公開（公告）號: CN102684651A
• 公開（公告）日: 2012-09-19
• 發明（設計）人: 蘇清博;徐建
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H03K5/13
• 分類號: H03K5/13
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 劉芳

技術領域

本發明涉及電路技術，尤其涉及一種用于數字電路的信號延遲方法、裝置及數字電路系統。

背景技術

數字邏輯設計中，通常使用寄存器或者采用RAM（Random?Access?Memory，隨機存取存儲器）實現寬脈沖類型信號的大規模延遲。

使用寄存器實現寬脈沖類型信號的延遲通過寄存器D級聯實現，每個寄存器D實現一個時鐘周期的延遲，實現m個時鐘周期的延遲量需要占用m個寄存器資源。信號（signal）經過m個時鐘周期延遲后變為延遲信號（delay?signal）。

該方法存在的問題是：延遲量較大時，需要消耗大量的寄存器，不利于降低功耗和成本；并且大量的寄存器級聯造成寄存器保持時間不容易滿足，對后端的時序不利；當延遲量變化時需要修改代碼，且代碼行數多，導致可擴展性差。

采用RAM實現脈沖類型信號的延遲，通過RAM的讀數據和寫數據之間的地址差實現。寫端口從地址0開始寫入數據，當RAM寫端口寫地址為“delay”時，讀端口從地址0開始讀出數據，讀數據比寫數據晚“delay”個時鐘周期輸出，即實現延遲量為“delay”的延遲。

該方法存在的問題是：延遲量較大時需要占用大量的RAM資源，造成成本和功耗增加；并且大量的RAM資源消耗導致后端布局布線擁塞；當延遲量增大時，需要增加RAM的深度，也增加了RAM讀寫控制的設計難度，可擴展性差。

發明內容

本發明實施例提供一種用于數字電路的信號延遲方法、裝置及數字電路系統，用于節約數字電路中用于信號延遲的資源。

本發明實施例提供一種用于數字電路的信號延遲方法，包括：

接收待延遲的信號，所述待延遲的信號的待延遲量為n個延遲單位，其中n為自然數；

分解出所述待延遲的信號的上升沿和下降沿；

通過計數器對所述上升沿和下降沿分別進行n-1個延遲單位的延遲，得到延遲后的上升沿和延遲后的下降沿；

將所述延遲后的上升沿和延遲后的下降沿合成，得到所述待延遲的信號延遲了n延遲單位后的信號。

本發明實施例的第一個方面是提供一種用于數字電路的信號延遲裝置，包括：

沿分解單元，用于接收待延遲的信號，并用于分解出所述待延遲的信號的上升沿和下降沿，并將分解出的所述待延遲的信號的上升沿和下降沿發送給延遲單元，所述待延遲的信號的待延遲量為n個延遲單位，其中n為自然數；

延遲單元，用于接收所述沿分解單元發送的所述待延遲的信號的上升沿和下降沿，通過計數器對所述上升沿和下降沿分別進行n-1個延遲單位的延遲，得到延遲后的上升沿和延遲后的下降沿，并將所述延遲后的上升沿和延遲后的下降沿發送給合成單元；

合成單元，用于接收所述延遲單元發送的所述延遲后的上升沿和延遲后的下降沿，將所述延遲后的上升沿和延遲后的下降沿合成，得到所述待延遲的信號延遲了n延遲單位后的信號。

本發明實施例的另一個方面是提供一種數字電路系統，包括上述用于數字電路的信號延遲裝置。

本發明實施例中提供的信號延遲方法采用計數器實現信號的延遲，從而可以用少量的計數器替代寄存器或RAM實現信號的延遲，有效地解決了傳統方式通過寄存器、RAM延遲導致的占用資源大的問題。

附圖說明

圖1為本發明實施例提供的用于數字電路的信號延遲方法的流程圖；

圖2為本發明實施例用于數字電路的信號延遲方法的實現時序圖；

圖3為本發明實施例用于數字電路的信號延遲方法中上升沿間隔與下降沿間隔的示意圖；

圖4為本發明實施例提供的一種用于數字電路的信號延遲裝置的結構示意圖；

圖5為本發明實施例提供的另一種用于數字電路的信號延遲裝置的結構示意圖；

圖6為圖5所示用于數字電路的信號延遲裝置中上升沿延遲單元DLY_B1的結構示意圖；

圖7為圖5所示用于數字電路的信號延遲裝置中基本脈沖延遲單元信號及參數示意圖；

圖8為圖5所示用于數字電路的信號延遲裝置中基本脈沖延遲單元DLYA的實現電路圖。

具體實施方式

圖1為本發明實施例提供的用于數字電路的信號延遲方法的流程圖。如圖1所示，數字邏輯延遲方法包括：

步驟11、接收待延遲的信號，該待延遲的信號的待延遲量為n個延遲單位，其中n為自然數，延遲單位可以是時鐘周期；

步驟12、分解出該待延遲的信號的上升沿和下降沿；