[發(fā)明專利]片上系統(tǒng)驗證裝置和片上系統(tǒng)驗證方法

有效

• 申請?zhí)枺?/td>: 201210165362.7
• 申請日: 2012-05-25
• 公開（公告）號: CN102693343A
• 公開（公告）日: 2012-09-26
• 發(fā)明（設(shè)計）人: 楊元成
• 申請（專利權(quán)）人: 青島海信信芯科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京友聯(lián)知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11343
• 代理人: 尚志峰;汪海屏

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路設(shè)計技術(shù)領(lǐng)域，具體而言，涉及片上系統(tǒng)驗證裝置和片上系統(tǒng)驗證方法。

背景技術(shù)

在SOC（system?on?chip，片上系統(tǒng)）芯片的前期開發(fā)中，系統(tǒng)的調(diào)試驗證是至關(guān)重要的，而此時整個SOC芯片的驅(qū)動軟件系統(tǒng)還不完善，需要通過JTAG或EJTAG對SOC芯片進行在線調(diào)試，編程，download，debug等。為縮短開發(fā)周期，很多SOC產(chǎn)品的PCB往往排成產(chǎn)品的PCB，便于更接近于實際產(chǎn)品的驗證。為降低成本，成品的PCB往往有嚴格的尺寸限制。而以往的EJTAG調(diào)試裝置需要兩邊都需要支持IDC接口（2.54mm間距的雙排插座）的插線進行連接，調(diào)試裝置成本高，且SOC端接口需要占用較大的PCB板面積，給SOC系統(tǒng)的開發(fā)驗證期帶來很大的被動。

因此，如何縮短SOC系統(tǒng)的開發(fā)驗證周期，以及降低驗證裝置的成本是本領(lǐng)域亟待解決的技術(shù)問題。

發(fā)明內(nèi)容

考慮到上述背景技術(shù)，本發(fā)明的一個目的是提供一種片上系統(tǒng)驗證裝置，能夠減小片上系統(tǒng)端接口所占的PCB板面積，降低產(chǎn)品驗證開發(fā)成本。

有鑒于此，根據(jù)本發(fā)明的一個方面，提供了一種片上系統(tǒng)驗證裝置，包括：IDC接口，連接至驅(qū)動電路，用于輸入或輸出測試數(shù)據(jù)；單排插座，連接至所述IDC接口，實現(xiàn)所述IDC接口與片上系統(tǒng)之間的測試數(shù)據(jù)交互；驅(qū)動電路，用于調(diào)節(jié)所述IDC接口的驅(qū)動電流；跳線開關(guān)，連接至所述驅(qū)動電路，用于啟動所述驅(qū)動電路的調(diào)節(jié)功能或?qū)⑺鲵?qū)動電路接地，其中，所述驅(qū)動電路與所述跳線開關(guān)同時并聯(lián)至所述IDC接口與所述單排插座之間的鏈路。

根據(jù)本發(fā)明的另一方面，還提供了一種片上系統(tǒng)驗證方法，包括以下步驟：通過IDC接口和單排插座實現(xiàn)與片上系統(tǒng)之間的測試數(shù)據(jù)交互；在所述IDC接口與所述單排插座之間的鏈路上并聯(lián)設(shè)置驅(qū)動電路和跳線開關(guān)，通過所述驅(qū)動電路調(diào)節(jié)所述IDC接口的驅(qū)動電流，通過所述跳線開關(guān)啟動所述驅(qū)動電路的調(diào)節(jié)功能或?qū)⑺鲵?qū)動電路接地，以調(diào)節(jié)從所述IDC接口輸出的測試信號的驅(qū)動能力。

本發(fā)明通過支持JTAG和EJTAG標準協(xié)議且適用于各種ICE（集成設(shè)備電路）調(diào)試工具的IDC接口，利用驅(qū)動電路和跳線開關(guān)的靈活性，并通過小間距單排插座連接到SOC驗證板，避免了以往采用兩個IDC接口所占用PCB板較大空間的問題，也降低了開發(fā)成本，提高了SOC芯片前期開發(fā)驗證的效率。

附圖說明

圖1是根據(jù)本發(fā)明實施例的片上系統(tǒng)驗證裝置的示意圖；

圖2是根據(jù)本發(fā)明實施例的片上系統(tǒng)驗證裝置中的IDC接口的示意圖；

圖3是根據(jù)本發(fā)明實施例的片上系統(tǒng)驗證裝置中的驅(qū)動電路的示意圖；

圖4A是根據(jù)本發(fā)明實施例的片上系統(tǒng)驗證裝置中的挑選開關(guān)的示意圖；

圖4B是根據(jù)本發(fā)明實施例的片上系統(tǒng)驗證裝置中的挑選開關(guān)的示意圖；

圖5是根據(jù)本發(fā)明實施例的片上系統(tǒng)驗證裝置中的單排插座的示意圖；

圖6是根據(jù)本發(fā)明實施例的片上系統(tǒng)驗證方法的流程圖。

具體實施方式

為了能夠更清楚地理解本發(fā)明的上述目的、特征和優(yōu)點，下面結(jié)合附圖和具體實施方式對本發(fā)明進行進一步的詳細描述。

在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是，本發(fā)明還可以采用其他不同于在此描述的其他方式來實施，因此，本發(fā)明的保護范圍并不受下面公開的具體實施例的限制。

下面結(jié)合附圖和實施例對本發(fā)明做進一步說明。需要說明的是，在不沖突的情況下，本申請的實施例及實施例中的特征可以相互組合。

圖1是根據(jù)本發(fā)明實施例的片上系統(tǒng)驗證裝置的示意圖。

如圖1所示，根據(jù)本發(fā)明的實施例的片上系統(tǒng)驗證裝置，包括：IDC接口102，連接至驅(qū)動電路106，用于輸入或輸出測試數(shù)據(jù)；單排插座104，連接至所述IDC接口102，實現(xiàn)所述IDC接口102與片上系統(tǒng)110之間的測試數(shù)據(jù)交互；驅(qū)動電路106，用于調(diào)節(jié)所述IDC接口102的驅(qū)動電流；跳線開關(guān)108，連接至所述驅(qū)動電路106，用于啟動所述驅(qū)動電路106的調(diào)節(jié)功能或?qū)⑺鲵?qū)動電路106接地，其中，所述驅(qū)動電路106與所述跳線開關(guān)108同時并聯(lián)至所述IDC接口102與所述單排插座104之間的鏈路。

利用可調(diào)電阻和跳線開關(guān)的靈活性，就無需采用兩個IDC接口，而采用單排插座，減小了所占用PCB的空間，也降低了裝置的成本。

其中，該IDC接口的具體結(jié)構(gòu)可參考圖2，圖2是根據(jù)本發(fā)明實施例的片上系統(tǒng)驗證裝置中的IDC接口的示意圖。