[發明專利]一種時鐘與數據恢復電路和模擬電路的行為級建模方法

在審

• 申請號: 201210164338.1
• 申請日: 2012-05-24
• 公開（公告）號: CN103425810A
• 公開（公告）日: 2013-12-04
• 發明（設計）人: 易律凡;文冠果;陳瑩梅;陳學輝
• 申請（專利權）人: 中興通訊股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京安信方達知識產權代理有限公司 11262
• 代理人: 龍洪

技術領域

本發明涉及電子電路設計仿真領域，具體是對應用于光纖通信和現代數據通信系統中的時鐘與數據恢復電路(Clock?and?Data?Recovery，CDR)進行行為級建模的方法。

背景技術

社會信息化的進程和人們對獲取信息的追求推動著通信技術和產業的發展。光纖通信由于其容量大、傳輸距離遠、節省資源、抗干擾、抗輻射等諸多優點，正在得到越來越廣泛的應用。在光通信接收機和現代數據通信系統中，時鐘與數據恢復電路一直是系統工作頻率的“瓶頸”，因此，越來越多的集成電路設計工程師把目光放在了高速率、高性能、低功耗的時鐘和數據恢復電路的設計上。

隨著深亞微米集成電路工藝的不斷演進，芯片的規模和集成度也越來越高。片上系統(System?On?Chip，SOC)的出現，使得系統邏輯功能的驗證成為芯片設計流程中不可缺少的重要環節。傳統的晶體管級(transistor?level)仿真驗證方法效率低下，仿真時間較長，對于SOC的驗證是不切實際的。而行為級模型(Behavioral?Level?Model，BLM)由于不需要模擬內部信號的建立過程，效率得到大大提升。所以，對電路系統進行行為級建模成為頂層模型驗證的重要方法。

對于時鐘與數據恢復電路行為級建模的實現方法有多種，主要區別在于建模語言的選擇，主要包括Matlab和Verilog-A等。由于采用全數字的方法建模效率會更高；另外，頂層驗證的主要目的在于分析邏輯功能的正確性，不需要精確的信號建立過程，所以SOC驗證者更希望全數字的模型。

但是，現有的SOC不僅包含數字控制邏輯，更包含模擬射頻電路。由于Verilog語言等建模語言本身不支持對模擬電壓、電流等模擬電路的建模和仿真，造成對模擬電壓、電流建模和仿真的困難，使得建模效率低下。

所以，有必要提供一種新的時鐘與數據恢復電路的行為級建模方法，以解決上述的問題。

發明內容

本發明的目的在于提供一種時鐘與數據恢復電路和模擬電路的行為級建模方法，可以采用Verilog硬件描述語言對時鐘與數據恢復電路進行行為級建模，將所有的模擬電路建模在一個模塊中，克服了Verilog語言不支持對模擬電壓、電流建模和仿真的困難，可以供邏輯驗證工程師用數字仿真器做頂層驗證，提高了模型驗證的效率。

為解決以上技術問題，本發明提供一種時鐘與數據恢復電路的行為級建模方法，包括：

步驟1、將時鐘與數據恢復電路中的電路模塊劃分為數字電路模塊和模擬電路模塊；

步驟2、根據上述劃分好的電路模塊，分別采用Verilog語言進行描述。

進一步地，所述步驟2中，具體包括：對于數字電路，構建相應的邏輯框圖，根據邏輯框圖用Verilog語言加以描述。

進一步地，所述步驟2中，具體包括：對于模擬電路，采用虛擬高速采樣時鐘對連續變化的電壓和/或電流進行采樣離散化操作；采用Verilog語言對離散化操作后的電壓和/或電流進行描述。

進一步地，所述采用虛擬高速采樣時鐘對連續變化的電壓和/或電流進行采樣離散化操作，具體包括：

在時鐘與數據恢復電路外部引入虛擬高速采樣時鐘；

在虛擬時鐘的上升沿或下降沿對連續變化的電壓和/或電流進行采樣離散化操作；

對離散化后的電壓和/或電流累加求和。

進一步地，所述方法進一步包括：得到離散化后的電壓和/或電流后，計算電壓控制振蕩器輸出信號的周期，得到輸出方波的電平翻轉時間，實現頻率輸出。

進一步地，所述方法進一步包括：針對每一個離散化后的電壓都計算出相應的電壓控制振蕩器輸出信號的周期，得到輸出方波的電平翻轉時間，然后在initial模塊中調用forever函數實現電平翻轉和頻率輸出。

為解決以上技術問題，本發明還提供一種模擬電路的行為級建模方法，包括：

采用虛擬高速采樣時鐘對連續變化的電壓和/或電流進行采樣離散化操作；

采用Verilog語言對離散化操作后的電壓和/或電流進行描述。

進一步地，所述采用虛擬高速采樣時鐘對連續變化的電壓和/或電流進行采樣離散化操作，具體包括：

在時鐘與數據恢復電路外部引入虛擬高速采樣時鐘；

在虛擬時鐘的上升沿或下降沿對連續變化的電壓和/或電流進行采樣離散化操作；

對離散化后的電壓和/或電流累加求和。