[發明專利]電流模式邏輯電路

無效

• 申請號: 201210161487.2
• 申請日: 2012-05-23
• 公開（公告）號: CN102723941A
• 公開（公告）日: 2012-10-10
• 發明（設計）人: 陳峰
• 申請（專利權）人: 常州芯奇微電子科技有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 蘇州廣正知識產權代理有限公司 32234
• 代理人: 劉述生

技術領域

本發明涉及電子電路領域，特別是涉及一種電流模式邏輯電路。

背景技術

電流模式邏輯(Circuit?Mode?Logic，CML)為一種用于高速數字傳輸的接口技術，在芯片之間運用該接口技術，需要采用一輸入輸出驅動電路(I/Odriver，該輸入輸出驅動電路一般采用片上設計形式，但也可為與應用芯片相獨立的輸入輸出驅動芯片。

輸入輸出驅動電路己被廣泛地應用于芯片之間的通信系統中，以取得高速的數據傳輸率和低功耗的效果。為保證該驅動電路的可靠性，須采用恒定的電流偏置。然而，由于工藝制成的偏差和環境條件(例如溫度)的變化，偏置電流的偏差難以避免。另一方面，此類驅動電路包括輸出擺幅控制單元，該單元用于數據傳輸中，以降低功耗和減少噪聲，并避免信號傳輸長度和數據傳輸率的降低。該輸出擺幅控制單元也需要電流補償。此外，線性關系是決定系統性能的另一個重要參數，尤其是當均衡技術被應用于系統中以減輕符號間干擾(Inter-Symbol?Interference，ISI)時，保持系統的線性關系尤為重要。基于上述原因，電流模式邏輯驅動電路的偏置補償和控制，是通信電路設計中的一個關鍵方面。

現有的對輸出擺幅采取事前技術(或稱之為與控制)的手段是一種簡單、靜態的開環控制方法，偽驅動與一個電阻相連接，該電阻值等于傳輸信道和終端的阻抗。為驅動的輸出，被輸送到一個控制著偏置產生電路的比較器，以校準偏置電壓或電流。

發明內容

本發明主要解決的技術問題是提供一種電流模式邏輯電路，能夠滿足使用要求、結構簡單、功耗低、工作穩定。

為解決上述技術問題，本發明采用的一個技術方案是：提供一種電流模式邏輯電路，包括：偏置電路、邏輯電路、鎖存電路和串并行轉換電路，所述串并行轉換電路和偏置電路電性連接，所述偏置電路與邏輯鎖存電路電性連接，所述邏輯電路分別與偏置電路和鎖存電路控制連接。

在本發明一個較佳實施例中，所述串并行轉換電路與一時鐘輸入端電性連接。

在本發明一個較佳實施例中，所述鎖存電路包括一鎖存器。

在本發明一個較佳實施例中，所述偏置電路包括多個MOS晶體管。

在本發明一個較佳實施例中，所述邏輯電路包括邏輯門。

本發明的有益效果是：本發明電流模式邏輯電路能夠滿足使用要求、結構簡單、功耗低、工作穩定。

附圖說明

圖1是本發明電流模式邏輯電路一較佳實施例的結構示意圖；

附圖中各部件的標記如下：1、偏置電路，2、邏輯電路，3、鎖存電路，4、串并行轉換電路，5、時鐘輸入端。

具體實施方式

下面結合附圖對本發明的較佳實施例進行詳細闡述，以使本發明的優點和特征能更易于被本領域技術人員理解，從而對本發明的保護范圍做出更為清楚明確的界定。

請參閱圖1，一種電流模式邏輯電路，包括：偏置電路1、邏輯電路2、鎖存電路3和串并行轉換電路4，所述串并行轉換電路和偏置電路電性連接，所述偏置電路與邏輯鎖存電路電性連接，所述邏輯電路分別與偏置電路和鎖存電路控制連接。

另外，所述串并行轉換電路4與一時鐘輸入端5電性連接。

另外，所述鎖存電路3包括一鎖存器，鎖存電路3能夠有助于進一步簡化整體電路結構，縮小芯片面積。

另外，所述偏置電路1包括多個MOS晶體管，偏置電路1采用閉環的補償結構和閉環負反饋，不需要匹配，其輸出的共模電平的直接反饋，提高串行接口的穩定性和數據傳輸速度。

另外，所述邏輯電路2包括邏輯門。

區別于現有技術，本發明電流模式邏輯電路，能夠滿足使用要求、結構簡單、功耗低、工作穩定。

以上所述僅為本發明的實施例，并非因此限制本發明的專利范圍，凡是利用本發明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發明的專利保護范圍內。