[發明專利]低溫晶圓鍵合的方法及通過該方法形成的結構

有效

• 申請號: 201210161459.0
• 申請日: 2012-05-18
• 公開（公告）號: CN103426732A
• 公開（公告）日: 2013-12-04
• 發明（設計）人: 王志瑋;毛劍宏;張鐳;唐德明
• 申請（專利權）人: 上海麗恒光微電子科技有限公司
• 主分類號: H01L21/20
• 分類號: H01L21/20;H01L29/06
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;孫向民

技術領域

本發明涉及晶圓的鍵合領域，尤其是涉及在低溫下，利用集成電路制造工藝對晶圓直接鍵合的方法，以及通過該方法形成的結構。

背景技術

隨著傳統的CMOS器件的物理性能逐漸的接近量子極限，迫切的需求高性能的電子系統，系統集成芯片（SOC）逐漸成為半導體產業的一個技術途徑。在系統集成芯片的制造中，各種功能都需要集成在一個芯片上。雖然在硅襯底上制備電路是目前制備超大規模器件的主流技術，但是現在最好能從硅之外的材料中制造器件和/或電路獲得所需的電路或光電功能。因此，集成硅基器件和非硅基器件的混合系統為獨特的SOC功能提供了可能，而不是單獨的從硅或非硅器件得到獨特的SOC功能。

在硅上異質外延生長異質材料是異質器件集成的方法之一。目前，通過異質外延生長的異質外延薄膜具有高密度的缺陷，主要是由于非硅薄膜和硅基襯底的晶格常數不匹配導致的。

另一種異質器件集成的方法是晶圓鍵合技術。然而，在晶圓鍵合過程中，不同材料具有不同的熱膨脹系數，在升溫過程中產生的熱應力會導致位錯、剝離或開裂。因此，需要低溫晶圓鍵合。尤其是針對那些不同的材料具有較低的分解溫度或具有溫度敏感的器件，比如磷化銦異質結雙極晶體管或加工具有超淺源極和漏極的硅器件，這樣不同材料的低溫鍵合工藝是非常關鍵的。

在晶圓上面制備具有不同功能和不同材料的芯片是很困難的，并且也很難優化工藝過程。確實，許多的SOC（尤其是那些更大規模集成）產量很低。一種途徑是通過晶圓粘結鍵合與IC工藝兼容起來。然而，晶圓粘結鍵合通常是在高溫下進行的，容易導致熱應力、氣泡的形成以及粘附性的不穩定性，使得工藝生產中產量減少和可靠性降低。

晶圓直接鍵合是一種在低溫下不使用任何粘合劑能使晶圓鍵合的技術。且在低溫下晶圓直接鍵合是密封的。鍵合工藝在低溫下，尤其是在室溫下，晶圓直接鍵合中沒有引入熱應力和不均一性，能夠生產更加可靠的電路。而且，在低溫鍵合的晶圓如果能進行減薄工藝，當一個鍵合的晶圓減薄到小于組合材料的各自臨界值時，在后續的熱處理工藝中，鍵合的晶圓可以避免層間位錯、滑移或開裂等現象。

而且，晶圓直接鍵合和層轉移是與超大規模集成電路（VLSI）相兼容的，非常具有可行性和可制造性，使用這種技術形成堆棧的三維SOC是非常可取的。三維SOC是在一個芯片上集成現有的集成電路形成一個系統。

在低溫下，晶圓或芯片之間的直接鍵合在制造三維SOC是可行的，使得晶圓或芯片之間電性連接起來，同時晶圓或芯片之間的非金屬區域直接鍵合，因此消除了鍵合的后處理工藝，比如說襯底減薄、刻蝕、金屬互連等工藝，實現了晶圓或芯片之間的電性連接，且優化了工藝過程。非常小的金屬鍵合壓點引起的寄生效應非常低，降低了功耗和增加帶寬能力。

目前，在超大規模集成電路工藝中，銅互連已經成為主流的技術。但是銅在硅和二氧化硅中具有很高的擴散率，使得銅很容易擴散進入硅的有源區而損壞器件，從而引起結或者氧化硅漏電。雖然采用阻擋層可以克服銅的擴散并且可以增加銅和氧化硅的粘附性，但是在鍵合過程中，位于氧化硅上面的阻擋層在鍵合過程中不能形成有效的化學鍵，導致鍵合的強度不夠；另一方面，銅與氧化硅的粘附性不好，導致銅不能輕易沉積在硅片上，容易脫落從而不能很好地實現晶圓之間機械和電性連接。再者，即使在低溫下（<200℃）的空氣中，銅也很容易被氧化，而且不會形成保護層阻止銅進一步的氧化。最后，金屬/金屬鍵合過程中，在金屬和金屬鍵合周圍會產生一定的空隙，并且隨著金屬壓點厚度的增加，金屬壓點周圍的空隙也逐漸增加，空隙的形成會導致鍵合強度的減小，并且增加了鍵合的后處理工藝。

發明內容

本發明要解決的技術問題是提供一種低溫晶圓鍵合的方法，這種方法能夠在低溫下，無需添加粘合劑和外加壓力即可實現晶圓直接鍵合，從而獲得非?？煽康臋C械和電性連接。

為了解決上述技術問題，本發明所利用的技術方案是提供一種低溫晶圓鍵合的方法，其特征在于，包括下列步驟：

制備包括多個金屬壓點的第一襯底和靠近所述金屬壓點的第一電介質層，所述金屬壓點和所述第一電介質層位于所述第一襯底的上表面；

制備包括多個半導體壓點的第二襯底和靠近所述半導體壓點的第二電介質層，所述半導體壓點和所述第二電介質層位于所述第二襯底的上表面；

直接接觸，所述多個金屬壓點中的至少一個金屬壓點和所述多個半導體壓點中的至少一個半導體壓點直接接觸，所述第一電介質層與所述第二電介質層直接接觸；以及