[發明專利]一種改善側墻氮化硅不同區域的厚度均勻性的方法

無效

• 申請號: 201210158712.7
• 申請日: 2012-05-22
• 公開（公告）號: CN102709173A
• 公開（公告）日: 2012-10-03
• 發明（設計）人: 張文廣;陳玉文
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/3065
• 分類號: H01L21/3065;H01L21/8238
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 王敏杰

技術領域

本發明涉及半導體集成電路的制造領域，尤其涉及一種改善側墻氮化硅不同區域的厚度均勻性的方法。

背景技術

在半導體集成電路制造工藝中，側墻（Spacer）是制作半導體CMOS器件必需的一個結構，不僅能夠保護柵極，搭配上淺摻雜（Lightly?Doped?Drain，簡稱LDD）工藝，還能夠很好地降低短溝道效應。

?目前，傳統的側墻工藝較多采用二氧化硅和氮化硅的復合層（其中氮化硅是外層），而到了65納米工藝及其以下工藝時，對于氮化硅薄膜的沉積要求越來越高，不僅需要低溫沉積制程（小于300~600℃），還需要其具有很好的均勻性，尤其是對于不同區域（如單個多晶柵區域的大線寬處和如靜態存儲器SRAM的多晶柵區域的小線寬處），其側壁厚度均勻性要求極高，一般來說，普通爐管沉積的氮化硅薄膜，其沉積均勻性雖然較好但其沉積溫度較高（大于650℃），不能滿足器件的熱預算的要求。

圖1是本發明背景技術中傳統工藝沉積小線寬處氮化硅薄膜的結構示意圖，圖2是本發明背景技術中傳統工藝沉積大線寬處氮化硅薄膜的結構示意圖；對比圖1和圖2可知，在65納米及其以下更小線寬要求的制程中，如圖1所示的小線寬結構1上隨著氮化硅薄膜12沉積的進行，其多晶柵11的兩邊上角處形成的懸掛膜（overhang）越來越厚，側壁和底部的沉積量越來越少，直至懸掛膜相連接形成封口停止了厚度的增加；而如圖2所示的大線寬結構2上隨著氮化硅薄膜22沉積的進行，其多晶柵21的兩邊則不會形成懸掛膜；這樣在同樣增加厚度的情況下，兩種區域的氮化硅膜厚的均勻性將會有巨大的差異，進而造成產品良率的降低。

在反應腔室內直接制備進行原位等離子刻蝕工藝（Raw?ingredient?plasma?etching?process）的等離子，不易控制刻蝕肅立的均勻性，且會造成反應腔體內部件的使用壽命減低，增大生產成本。

發明內容

本發明公開了一種改善側墻氮化硅不同區域的厚度均勻性的方法，其中，包括以下步驟：

步驟S1：在一半導體結構上，沉積側墻氧化物層覆蓋所述半導體結構的上表面后；

步驟S2：沉積側墻氮化物層覆蓋所述側墻氧化物層的上表面，于小線寬處區域上形成懸掛膜；

步驟S3：采用等離子刻蝕工藝部分刻蝕所述側墻氮化物層，以去除懸掛膜；

步驟S4：依次重復步驟S2、S3直至最終形成的側墻氮化物層的厚度符合工藝需求；

其中，在反應腔室外制備等離子后，將所述等離子通入上述工藝步驟的反應腔室內進行所述等離子刻蝕工藝。

上述的改善側墻氮化硅不同區域的厚度均勻性的方法，其中，所述小線寬處區域為靜態存儲器SRAM的多晶柵區域。

上述的改善側墻氮化硅不同區域的厚度均勻性的方法，其中，所述半導體結構包括設置在硅襯底上的阱區，及部分嵌入設置所述阱區內的淺溝隔離槽，阱區上設置有多個多晶柵，所述側墻氧化物層覆蓋暴露的阱區及淺溝隔離槽的上表面、所述多個多晶柵的上表面及其側壁。

上述的改善側墻氮化硅不同區域的厚度均勻性的方法，其中，所述多晶柵與所述阱區之間設置有多晶柵氧化物層。

上述的改善側墻氮化硅不同區域的厚度均勻性的方法，其中，步驟S2中沉積側墻氮化物層的沉積溫度小于300-600℃。

上述的改善側墻氮化硅不同區域的厚度均勻性的方法，其中，步驟S3中采用NF₃、H₂的等離子進行等離子刻蝕工藝。

上述的改善側墻氮化硅不同區域的厚度均勻性的方法，其中，所述等離子刻蝕工藝采用的等離子在進行工藝步驟2、3的反應腔室內直接生成。

上述的改善側墻氮化硅不同區域的厚度均勻性的方法，其中，在刻蝕去除小線寬處區域上的懸掛膜的同時，覆蓋在大線寬處區域上的氮化硅薄膜也被部分刻蝕。

上述的改善側墻氮化硅不同區域的厚度均勻性的方法，其中，所述大線寬處區域為單個多晶柵區域。

上述的改善側墻氮化硅不同區域的厚度均勻性的方法，其中，所述側墻氧化物層的材質為二氧化硅，所述側墻氮化物層的材質為氮化硅。