[發(fā)明專利]使用鐵電隨機(jī)存取存儲(chǔ)器的堆棧處理器

有效

• 申請(qǐng)?zhí)枺?/td>: 201210154889.X
• 申請(qǐng)日: 2012-05-16
• 公開（公告）號(hào): CN102841774A
• 公開（公告）日: 2012-12-26
• 發(fā)明（設(shè)計(jì)）人: 弗蘭克·菲萊爾
• 申請(qǐng)（專利權(quán)）人: 瑞創(chuàng)國際公司
• 主分類號(hào): G06F9/30
• 分類號(hào): G06F9/30
• 代理公司: 北京同達(dá)信恒知識(shí)產(chǎn)權(quán)代理有限公司 11291
• 代理人: 黃志華

1.一種集成電路裝置，包括：

堆棧處理器，該堆棧處理器包括處理器核心和中斷控制器；以及

非易失性存儲(chǔ)器，該非易失性存儲(chǔ)器聯(lián)接所述處理器核心以存儲(chǔ)程序代碼和堆棧存儲(chǔ)空間的至少部分；以及

易失性存儲(chǔ)器，該易失性存儲(chǔ)器聯(lián)接至所述處理器核心以存儲(chǔ)所述堆棧存儲(chǔ)空間的另外部分。

2.如權(quán)利要求1所述的集成電路裝置，其中，所述非易失性存儲(chǔ)器包括鐵電隨機(jī)存取存儲(chǔ)器。

3.如權(quán)利要求1所述的集成電路裝置，其中，所述易失性存儲(chǔ)器包括互補(bǔ)金屬氧化物半導(dǎo)體存儲(chǔ)器。

4.如權(quán)利要求1所述的集成電路裝置，還包括：

時(shí)鐘電路，該時(shí)鐘電路聯(lián)接所述處理器核心和所述中斷控制器以提供時(shí)鐘信號(hào)給所述處理器核心和所述中斷控制器。

5.如權(quán)利要求1所述的集成電路裝置，還包括：

復(fù)位電路，該復(fù)位電路聯(lián)接所述處理器核心和所述中斷控制器以提供復(fù)位信號(hào)給所述處理器核心和所述中斷控制器。

6.如權(quán)利要求1所述的集成電路裝置，還包括：

至少一個(gè)模塊，該模塊聯(lián)接所述堆棧處理器。

7.如權(quán)利要求1所述的集成電路裝置，其中，所述非易失性存儲(chǔ)器和所述易失性存儲(chǔ)器從所述處理器核心接收讀取和寫入命令。

8.如權(quán)利要求7所述的集成電路裝置，其中，所述非易失性存儲(chǔ)器和所述易失性存儲(chǔ)器另外地從所述處理器核心接收地址命令。

9.如權(quán)利要求8所述的集成電路裝置，其中，所述非易失性存儲(chǔ)器和所述易失性存儲(chǔ)器響應(yīng)于所述寫入命令將數(shù)據(jù)寫入由來自所述處理器核心的所述地址命令所指示的存儲(chǔ)單元。

10.如權(quán)利要求8所述的集成電路裝置，其中，所述非易失性存儲(chǔ)器和所述易失性存儲(chǔ)器響應(yīng)于所述讀取命令從由來自所述處理器核心的所述地址命令所指示的存儲(chǔ)單元讀取數(shù)據(jù)。

11.如權(quán)利要求1所述的集成電路裝置，其中，所述處理器核心的至少一個(gè)數(shù)據(jù)堆棧的部分被存儲(chǔ)在所述非易失性存儲(chǔ)器中。

12.如權(quán)利要求11所述的集成電路裝置，其中，所述至少一個(gè)數(shù)據(jù)堆棧的所述部分是底部，頂部被存儲(chǔ)在所述易失性存儲(chǔ)器中。

13.如權(quán)利要求1所述的集成電路裝置，其中，所述處理器核心的至少一個(gè)返回堆棧的部分被存儲(chǔ)在所述非易失性存儲(chǔ)器中。

14.如權(quán)利要求13所述的集成電路裝置，其中，所述至少一個(gè)返回堆棧的所述部分是底部，頂部被存儲(chǔ)在所述易失性存儲(chǔ)器中。