[發(fā)明專利]數(shù)據(jù)多級流水算法模塊中的RAM分布結(jié)構(gòu)

有效

• 申請?zhí)枺?/td>: 201210154220.0
• 申請日: 2012-05-18
• 公開（公告）號: CN102681796A
• 公開（公告）日: 2012-09-19
• 發(fā)明（設(shè)計）人: 黃揚帆;施志勇;劉然;田逢春;甘平;劉艷飛;鄧敏軍;譚偉敏;林健
• 申請（專利權(quán)）人: 重慶大學(xué)
• 主分類號: G06F3/06
• 分類號: G06F3/06;G06F9/38
• 代理公司: 重慶大學(xué)專利中心 50201
• 代理人: 唐開平

1.數(shù)據(jù)多級流水算法模塊中的RAM分布結(jié)構(gòu)，包括有

按各級流水算法模塊劃分的相應(yīng)RAM塊區(qū)，

用于存儲前一級算法輸出供后一級算法使用的中間處理結(jié)果數(shù)據(jù)的緩存Buffer，

以及用于存儲最后一級算法輸出數(shù)據(jù)的RAM₀塊區(qū)三部分，其特征在于：

各級RAM塊區(qū)分為算法片區(qū)和傳遞片區(qū)，各算法片區(qū)提供相應(yīng)算法模塊所需原始數(shù)據(jù)的讀/寫操作，各傳遞片區(qū)一方面存儲從前一級傳遞片區(qū)傳送來的原始數(shù)據(jù)，另一方面向下一級算法片區(qū)和傳遞片區(qū)傳送原始數(shù)據(jù)，其中第一級的算法片區(qū)X₁和傳遞片區(qū)Y₁的原始數(shù)據(jù)由DDR傳送輸入，最后一級RAM塊區(qū)僅有算法片區(qū)，最后一級算法輸出的數(shù)據(jù)經(jīng)由RAM₀塊區(qū)傳送至DDR。

2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)多級流水算法模塊中的RAM分布結(jié)構(gòu)，其特征在于：所述各算法片區(qū)X_i具有m_i個RAM子片，其中1≤i≤n，n為算法模塊的總級數(shù)，m_i為第i級算法模塊所需要的原始數(shù)據(jù)的個數(shù)。

3.根據(jù)權(quán)利要求1或2所述的數(shù)據(jù)多級流水算法模塊中的RAM分布結(jié)構(gòu)，其特征在于：所述各傳遞片區(qū)Y_i有1個RAM子片。