[發明專利]一種延遲鎖相環

有效

• 申請號: 201210151859.3
• 申請日: 2010-01-08
• 公開（公告）號: CN102684687A
• 公開（公告）日: 2012-09-19
• 發明（設計）人: 高峻
• 申請（專利權）人: 無錫中星微電子有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08
• 代理公司: 北京潤澤恒知識產權代理有限公司 11319
• 代理人: 蘇培華

本申請是申請日為2010年01月08日，申請號為201010033860.7，發明名稱為″一種延遲鎖相環″的分案申請。

技術領域

本發明涉及延遲電路設計領域，特別是涉及一種延遲鎖相環。

背景技術

近年來，隨著半導體技術、數字信號處理技術及通信技術的飛速發展，芯片的集成密度越來越高、規模越來越大、工作速度也越來越快，這使得作為芯片重要組成部分的片內時鐘的質量更為重要。因為無條件穩定的延遲鎖相環(delay?locked?loop-DLL)具有“零延遲”、低噪聲，低抖動(iitter)以及易于設計的特點，適合應用于大規模高速芯片的時鐘同步。

延遲鎖相環(DLL)的核心部件是壓控延遲線(VCDL)，它的主要作用是產生多個(如1到i個)與原信號延遲一定時間(如t₁到t_i)的新的輸出信號。通常設計各級間延遲時間是相同的，即t_i-t_i-1是一定的。但是從分析和仿真得知，當在輸出節點上加上多路選擇器(mux)后，由于mux輸出對輸入的影響，其延遲時間會隨節點位置不同而不同。當前后兩個選擇的信號在同一個mux內時，負載變化的影響可以相互抵消一部分，從而只受到每個mux第一個延遲單元延遲變化的影響。然而，當前后兩個選擇的信號在兩個不同的mux時，負載的變化會產生突變，這個突變在仿真中表現為延遲步長在切換過程中出現的一個明顯跳變，此種情形將會限制延遲控制的精度，影響VCDL各級延遲的一致性。

總之，目前需要本領域技術人員迫切解決的一個技術問題就是：如何提高延遲控制的精度，保證VCDL各級延遲的一致性。

發明內容

本發明所要解決的技術問題是提供一種延遲鎖相環，用以提高延遲控制的精度，保證VCDL各級延遲的一致性。

為了解決上述技術問題，本發明實施例公開了一種延遲鎖相環，包括壓控延遲線和多路選擇器，其中，所述壓控延遲線包括多個級聯的延遲單元，所述多路選擇器包括多個差分對管，各個差分對管的柵極分別與一延遲單元的輸出節點相連，所述差分對管一端通過共享電流源與接地電壓(VSS)相連，另一端經負載器件與電源電壓(VDD)相連；所述多路選擇器還包括：

連接在差分對管與共享電流源之間的第一開關；

連接在差分對管與負載器件之間的第二開關；

所述多路選擇器的輸出端節點位于所述第二開關和負載器件之間；

當選擇某個延遲單元的輸出節點i時，與該輸出節點i相連的差分對管的第一開關和第二開關導通，其它差分對管的第一開關和第二開關斷開，使得當前多路選擇器的輸出為該輸出節點i。

優選的，所述的延遲鎖相環，還包括：

第三開關，連接在所述差分對管遠離電源電壓(VDD)的一端，與一固定電平之間；所述第三開關與第一開關構成互補開關。

優選的，所述差分對管由NMOS管組成，所述負載器件由PMOS管組成。

優選的，所述電源電壓(VDD)接入負載器件的源極，所述負載器件的漏極分別與各個差分對管的漏極相連，各個差分對管的源極通過共享電流源與接地電壓(VSS)相連。

優選的，所述第一開關連接在所述差分對管的源極與電流源之間；

所述第二開關連接在所述負載器件的漏極與差分對管的漏極之間；

所述多路選擇器的輸出端節點位于所述第二開關和相應的負載器件之間。

優選的，所述第三開關連接在所述差分對管的源極與一固定電平之間。

優選的，所述差分對管由PMOS管組成，所述負載器件由NMOS管組成。

本發明實施例還公開了一種延遲鎖相環，包括壓控延遲線和多路選擇器，其中，所述壓控延遲線包括多個級聯的延遲單元，所述多路選擇器包括多個輸入對管，各個輸入對管包括串聯的第一輸入管和第二輸入管，所述第一輸入管和第二輸入管的柵極相連，并分別與一延遲單元的輸出節點相連；所述第一輸入管的一端通過共享電流源與電源電壓(VDD)相連，所述第二輸入管的一端通過共享電流源與接地電壓(VSS)相連；所述多路選擇器還包括：

連接在所述第一輸入管與電源電壓(VDD)端的共享電流源之間的開關，以及，連接在所述第二輸入管與接地電壓(VSS)端的共享電流源之間的開關組成的第一開關組；

連接在所述第一輸入管遠離電源電壓(VDD)的一端的開關，以及，連接在所述第二輸入管遠離接地電壓(VSS)的一端的開關組成的第二開關組；