[發明專利]通過形成加壓的背面介電層控制器件性能

有效

• 申請號: 201210147712.7
• 申請日: 2012-05-11
• 公開（公告）號: CN102956623A
• 公開（公告）日: 2013-03-06
• 發明（設計）人: 陳明發;林宜靜
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L25/07
• 分類號: H01L25/07;H01L23/538;H01L21/98;H01L21/768
• 代理公司: 北京德恒律師事務所 11306
• 代理人: 陸鑫;房嶺梅

技術領域

本發明涉及一種集成電路結構。

背景技術

由于集成電路的發明，半導體產業經歷了由各種電子元件(即，晶體管，二極管，電阻器，電容器等)的集成密度的不斷提高所導致的持續快速發展。通常，這種集成密度的改進來自于最小特征尺寸的反復減小，允許更多元件被集成在給定的芯片區域內。

實際上，這些集成度改進實質上基本都是二維(2D)的，因為由集成元件所占用的體積基本上位于半導體晶圓表面上。雖然光刻的顯著改進導致2D集成電路形成相當大的改進，但是仍然存在可以以二維實現的密度的物理限制。這些限制之一是制造這些元件所需的最小尺寸。并且，當將越多的器件設置在一個芯片上時，需要更復雜的設計。

由于器件數量增加，其他限制源于器件之間的互連的數量和長度的顯著增加。當互連數量和長度增加時，電路的RC延時和功耗均增加。

在解決以上討論的限制的嘗試中，通常使用三維集成電路(3DIC)和層疊管芯。將硅通孔(TSVs)用在3DIC和疊層芯片中。因此，探索相關工藝。

發明內容

根據本發明的一個方面，提供一種集成電路結構，包括：半導體襯底；P型金屬氧化物半導體(PMOS)器件和n型金屬氧化物半導體(NMOS)器件，位于所述半導體襯底前表面；第一介電層，位于所述半導體襯底的背面上，其中，所述第一介電層將第一應力類型的第一應力施加給所述半導體襯底，其中，所述第一介電層上覆所述半導體襯底并且與所述PMOS器件和所述NMOS器件中的第一個重疊，并且沒有與所述PMOS器件和所述NMOS器件中的第二個重疊；以及第二介電層，位于所述半導體襯底的背面，其中，所述第二介電層將第二應力施加給所述半導體襯底，其中，所述第二應力為與第一應力類型相反的第二應力類型，以及其中，第二介電層與所述PMOS器件和所述NMOS器件中的第二個重疊。

優選地，所述第一介電層和所述第二介電層中的每個均包括氮化硅。

優選地，所述第二介電層包括在所述第一介電層上方延伸并且與所述第一介電層接觸的部分。

優選地，所述第一應力類型是拉伸的，并且所述PMOS器件和所述NMOS器件中的第一個是所述NMOS器件。

優選地，所述第一應力類型是壓縮的，并且所述PMOS器件和所述NMOS器件中的第一個是所述PMOS器件。

優選地，所述集成電路結構進一步包括：襯底通孔(TSV)，位于所述半導體襯底中；以及金屬焊盤，位于所述半導體襯底的背面上，并且上覆所述半導體襯底，其中，所述金屬焊盤與所述TSV電連接，其中，所述第一介電層和所述第二介電層之一包括位于所述金屬焊盤的邊緣部分的上方并且與所述金屬焊盤的所述邊緣部分重疊的部分，以及其中，通過位于所述第一介電層和所述第二介電層之一中的開口暴露所述金屬焊盤的中間部分。

優選地，所述第一介電層上覆與所述PMOS器件和所述NMOS器件相同的芯片中的第一導電類型的全部MOS器件并且基本上與所述全部MOS器件重疊，并且基本上沒有與位于所述相同芯片中的第二導電類型的MOS器件中的任何一個重疊，以及其中，所述第一導電類型和所述第二導電類型為相反的導電類型。

根據本發明的另一方面，提供一種集成電路結構，包括：半導體襯底；襯底通孔(TSV)，從所述半導體襯底的后表面向下延伸至所述半導體襯底的前表面；金屬焊盤，位于所述半導體襯底的背面，并且與所述TSV電連接；第一介電層，在所述半導體襯底的后表面的上方，其中，所述第一介電層將第一應力類型的第一應力施加給所述半導體襯底；以及第二介電層，位于所述第一介電層上方，并且與所述第一介電層接觸，其中，所述第二介電層將與所述第一應力類型相反的第二應力類型的第二應力施加給所述半導體襯底，以及其中，所述第一介電層和所述第二介電層之一包括位于所述金屬焊盤的邊緣部分的上方并且與所述金屬焊盤的所述邊緣部分重疊的一部分，其中，通過位于所述第一介電層和所述第二介電層之一中的開口暴露所述金屬焊盤的中間部分。

優選地，所述第一介電層和所述第二介電層中每個均包括氮化硅。

優選地，所述集成電路結構進一步包括位于所述半導體襯底的所述前表面處的p型金屬氧化物半導體(PMOS)器件和n型金屬氧化物半導體(NMOS)器件，其中，所述第一介電層上覆所述PMOS器件和所述NMOS器件中的第一個，并且沒有與所述PMOS器件和所述NMOS器件中的第二個重疊；以及其中，所述第二介電層與所述PMOS器件和所述NMOS器件中的第二個重疊。