[發明專利]半導體線路結構及其制作工藝

有效

• 申請號: 201210146549.2
• 申請日: 2012-05-11
• 公開（公告）號: CN103367258A
• 公開（公告）日: 2013-10-23
• 發明（設計）人: 林書正;王子嵩;張宜翔
• 申請（專利權）人: 力晶科技股份有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L27/115
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

1.一種用以形成特定圖形特征的半導體制作工藝，其包含下列步驟：

提供一基底，該基底上依序包含目標層與硬掩模層；

在該硬掩模層上形成一圖形化的材料層，該圖形化的該材料層具有多個特征單元，每一該特征單元中包含多個小內核體與多個大內核體，其中該些小內核體彼此間隔排列且相隔一第一間距，該些大內核體分別位于該些小內核體的兩側，且兩相鄰的該小內核體與該大內核體分別相隔該第一間距與一第二間距，其中該第一間距與該第二間距不相等；

在該硬掩模、該些小內核體、以及該些大內核體上共形地形成一間隙壁材質層，且該間隙壁材質層上具有多個溝槽，各該溝槽分別位于兩相鄰的內核體之間；

在該些溝槽內分別填入一填充材質，以形成多個填充體；

用該些填充體為掩模進行一第一蝕刻制作工藝去除裸露的該間隙壁材質層，使該硬掩模層上形成有該些大內核體、該些填充體、以及該些小內核體；

用該些小內核體、該些大內核體、以及該些填充體為掩模進行一第二蝕刻制作工藝，以圖形化該硬掩模層成為多個彼此間隔排列的小硬掩模體以及分別位于該些小硬掩模體兩側的多個大硬掩模體；

分別在該些大硬掩模體上覆蓋一光致抗蝕劑；以及

以該些小硬掩模體、該些大硬掩模體、以及該兩光致抗蝕劑為掩模進行一第三蝕刻制作工藝，用于圖形化該目標層構成該特定圖形特征。

2.如權利要求1所述的半導體制作工藝，其中在圖形化該硬掩模層后進行一光刻蝕刻步驟去除至少一該大硬掩模體。

3.如權利要求1所述的半導體制作工藝，其中該半導體制作工藝為一負型自對準雙重曝光制作工藝(negative?self-aligned?double?patterning,N-SADP)。

4.如權利要求1所述的半導體制作工藝，其中該些小硬掩模體的個數為該些小內核體的個數的兩倍。

5.如權利要求4所述的半導體制作工藝，其中該些小硬掩模體的個數為2ⁿ個，n為正整數。

6.如權利要求1所述的半導體制作工藝，其中該圖形特征包含多條字符線與多個選擇柵。

7.如權利要求6所述的半導體制作工藝，其中該些小硬掩模體為偶數條間隔排列的字符線圖形。

8.如權利要求6所述的半導體制作工藝，其中該些大硬掩模體與該些光致抗蝕劑分別構成一選擇柵圖形。

9.如權利要求1所述的半導體制作工藝，其中該第一間距大于該第二間距。

10.如權利要求9所述的半導體制作工藝，其中該第一間距為84nm，該第二間距為140nm。

11.如權利要求1所述的半導體制作工藝，其中該些小硬掩模體彼此相距28nm。

12.一種存儲型閃存存儲器(NAND?flash)線路結構，包含：

基底；

兩個選擇柵，設在該基底上；以及

偶數條間隔排列的字符線，設在該二選擇柵之間，其中該選擇柵具有第一部分與第二部分，并且該第一部分與該第二部分厚度不同。

13.如權利要求12所述的存儲型閃存存儲器線路結構，其中該第一部分為該選擇柵的中間部分，該第二部分為該選擇柵的兩側部分。

14.如權利要求13所述的存儲型閃存存儲器線路結構，其中該第一部分的厚度大于該第二部分的厚度，該選擇柵為凸字型。

15.如權利要求14所述的存儲型閃存存儲器線路結構，其中該選擇柵的該第一部分表面上包含有硬掩模層。