[發明專利]一種譯碼裝置

有效

• 申請號: 201210143893.6
• 申請日: 2012-05-10
• 公開（公告）號: CN102684708A
• 公開（公告）日: 2012-09-19
• 發明（設計）人: 張為;王皓;武士強
• 申請（專利權）人: 天津大學
• 主分類號: H03M13/15
• 分類號: H03M13/15
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 溫國林

1.一種譯碼裝置，其特征在于，所述譯碼裝置采用串行架構，所述譯碼裝置包括：

重編碼與擦除譯碼單元，用于完成重編碼和擦除譯碼；

插值器，用于完成插值計算，得到2^η對應測試向量的插值結果，即錯誤位置多項式與錯誤估值多項式；

多項式選擇單元，用于對所述錯誤位置多項式與所述錯誤估值多項式進行計算，判斷是否是正確的插值結果；

錢搜索與福尼算法單元，用于對碼字進行糾錯。

2.根據權利要求1所述的一種譯碼裝置，其特征在于，所述重編碼與擦除譯碼單元包括：校正子計算單元、擦除位置多項式計算單元、第一計算單元和第二計算單元，其中，

所述校正子計算單元用于擦除譯碼；所述擦除位置多項式計算單元獲取擦除位置多項式σ(x)并存儲；所述第一計算單元用于計算表達式或所述第二計算單元用于計算估值多項式δ(x)，重編碼結果β_HD、β_2HD和擦除向量

3.根據權利要求2所述的一種譯碼裝置，其特征在于，所述校正子計算單元具體為：第一寄存器初始化為0，第二乘法器輸出為0，r_HD(x)硬判決序列依次由高到低輸入；第一個時鐘周期時，輸入r_{HD_0}進入第一乘法器得到r_{HD_0}×α^(n-1)j，加上所述第二乘法器的輸出0，得到r_{HD_0}×α^(n-1)j，被送入所述第一寄存器；第二個時鐘周期時，所述第一寄存器輸出r_{HD_0}×α^(n-1)j通過所述第二乘法器得到r_{HD_0}×α^(n-2)j，此時所述第一乘法器輸入r_{HD_1}，所述第一乘法器輸出r_{HD_1}×α^(n-1)j，第一加法器輸出為r_{HD_1}×α^(n-1)j+r_{HD_0}×α^(n-2)j，存入所述第一寄存器；n個時鐘周期后，S_j=r_{HD_(n-1)}×α^j(n-1)+r_{HD_(n-2)}×α^j(n-2)…+r_{HD_0}，1≤j≤2t；采用2t個所述校正子計算單元，得到S₁，S₂，...S_2t。

4.根據權利要求3所述的一種譯碼裝置，其特征在于，所述第一計算單元具體為：第一個時鐘周期時，所述第一寄存器初始化為1，第一多路選擇器選擇0，則所述第一加法器和所述第一乘法器的輸出均為αⁱ，儲存在所述第一寄存器中；第二個時鐘周期，所述第一多路選擇器選擇α^l，則所述第一加法器輸出α^l-αⁱ，所述第一乘法器輸出為(α^l+αⁱ)×αⁱ；n-k個周期后，得到若工作在重編碼模式下時，將所述第一寄存器儲存結果通過所述第二乘法器乘以所述第二加法器的輸出r_{HD_i}-r_{2HD_i}，得到當工作在擦除譯碼模式下時，將送入求逆器，得到αiΠl∈R‾,l≠i(αi-αl).]]>

5.根據權利要求4所述的一種譯碼裝置，其特征在于，所述第二計算單元在所述重編碼與擦除譯碼單元共有n-k個，

當所述第二計算單元計算所述多項式δ(x)時，所述第一多路選擇器選擇σ(x)的系數，第三多路選擇器選擇第二多路選擇器的輸出，所述第二多路選擇器選擇S(x)的系數；第五多路選擇器選擇第四多路選擇器輸出，所述第四多路選擇器選擇前一級單元的所述第一寄存器的輸出；經過n-k周期移位后，所述第一寄存器中得到所述估值多項式δ(x)的系數；

當所述第二計算單元計算重編碼結果β_HD和β_2HD時，所述第一多路選擇器選擇所述第一寄存器的輸出，所述第三多路選擇器選擇αⁱ，所述第五多路選擇器選擇所述第四多路選擇器輸出，所述第四多路選擇器選擇所述估值多項式δ(x)的系數，每個周期，所述第一寄存器都存入所述第一加法器的輸出；n-k周期后，得到β_{HD_i}=δ(αⁱ)的值；之后所述第一寄存器通過所述第二加法器得到，βi,1=δ(αi)+(ri,1-ri,0)αiΠl≠i,l∈R‾(αi-αl),]]>存入所述第二寄存器；

當所述第二計算單元計算擦除向量時，在計算完δ(αⁱ)后，所述第一多路選擇器選擇所述第一寄存器的輸出，所述第三多路選擇器選擇所述第二多路選擇器的輸出，所述第二多路選擇器選擇所述第五多路選擇器選擇r_{HD_i}，最后通過所述第一乘法器和所述第一加法器得到存在所述第一寄存器中。